Thực đơn
trang chủTrình duyệt

Các phần tử logic của bóng bán dẫn kmop. Chip CMOP là dòng mạch logic lý tưởng

Một loạt vi mạch cụ thể được đặc trưng bởi việc sử dụng một đơn vị điện tử tiêu chuẩn - một phần tử logic cơ bản. Yếu tố này là cơ sở để xây dựng nhiều loại thiết bị điện tử kỹ thuật số.

Dưới đây chúng ta sẽ xem xét các tính năng của các thành phần logic cơ bản của các loại logic khác nhau.

Các yếu tố của logic bóng bán dẫn-transistor

Một tính năng đặc trưng của TTL là việc sử dụng các bóng bán dẫn đa cực phát. Các bóng bán dẫn này được thiết kế sao cho các bộ phát riêng lẻ không ảnh hưởng lẫn nhau. Mỗi bộ phát có tiếp giáp p-n riêng. Theo phép tính gần đúng đầu tiên, bộ đa phát có thể được mô hình hóa bằng mạch diode (xem đường chấm trong Hình 3.27).

Sơ đồ đơn giản của phần tử TTL được hiển thị trong Hình 2. 3,27. Khi chúng ta thay thế bóng bán dẫn nhiều cực phát bằng điốt, chúng ta sẽ nhận được một phần tử logic “NAND” của bóng bán dẫn điốt. Từ việc phân tích mạch, chúng ta có thể kết luận rằng nếu cấp điện áp thấp cho một trong các đầu vào hoặc cả hai đầu vào thì cực gốc của bóng bán dẫn T 2 sẽ bằng 0 và sẽ có mức điện áp cao ở đầu vào. cực thu của bóng bán dẫn T2. Nếu mức cao được áp dụng cho cả hai đầu vào, thì mức cơ sở lớn sẽ chạy qua đế của bóng bán dẫn T 2 và mức thấp sẽ chảy đến cực thu của bóng bán dẫn T 2, tức là phần tử này thực hiện chức năng AND-NOT:

uout = u 1 · u 2 . Phần tử TTL cơ bản chứa một bóng bán dẫn đa bộ phát thực hiện phép toán AND logic và một bộ biến tần phức tạp (Hình 3.28).

Nếu mức điện áp thấp được áp dụng cho một hoặc cả hai đầu vào cùng một lúc, thì bóng bán dẫn đa bộ phát ở trạng thái bão hòa và T 2 đóng, và do đó bóng bán dẫn T 4 cũng đóng, tức là đầu ra sẽ ở mức cao. Nếu mức điện áp cao được áp đồng thời cho cả hai đầu vào, thì T 2 sẽ mở và chuyển sang chế độ bão hòa, dẫn đến mở và bão hòa bóng bán dẫn T 4 và tắt bóng bán dẫn T 3, tức là chức năng AND-NOT được thực hiện .

Để tăng hiệu suất của các phần tử TTL, người ta sử dụng các bóng bán dẫn có điốt Schottky (bóng bán dẫn Schottky).

Phần tử logic cơ bản TTLSH (dùng ví dụ dòng K555)

Phần tử NAND được sử dụng làm phần tử cơ bản của dòng vi mạch K555. Trong bộ lễ phục. 3,29, MỘT sơ đồ của phần tử này được hiển thị và ký hiệu đồ họa thông thường được hiển thị trong Hình. 3,29, b.

Điều này tương đương với cặp bóng bán dẫn thông thường và diode Schottky được thảo luận ở trên. Transitor VT 4 là một bóng bán dẫn lưỡng cực thông thường.

Nếu cả hai điện áp đầu vào uin1 và uin2 đều ở mức cao thì điốt VD 3 và VD 4 đóng, các bóng bán dẫn VT 1, VT 5 mở và xuất hiện điện áp mức thấp ở đầu ra. Nếu ít nhất một đầu vào có mức thấp thì các bóng bán dẫn VT 1 và VT 5 đóng, các bóng bán dẫn VT 3 và VT 4 mở và có điện áp mức thấp ở đầu vào. Điều hữu ích cần lưu ý là các bóng bán dẫn VT 3 và VT 4 tạo thành một cái gọi là hỗn hợp (mạch Darlington).

Vi mạch TTLSH

Các vi mạch TTLsh của dòng K555 được đặc trưng bởi các tham số sau:

● nguồn điện +5 V;

● điện áp đầu ra mức thấp - không quá 0,4 V;

● đầu ra mức cao - ít nhất 2,5 V;

● khả năng chống ồn - không dưới 0,3 V;

● thời gian trễ truyền tín hiệu trung bình - 20 ns;

● tần số hoạt động tối đa - 25 MHz.

Các vi mạch TTLSH thường tương thích về mức logic, khả năng chống ồn và nguồn điện với các vi mạch TTL. Thời gian trễ truyền tín hiệu của các phần tử TTLsh trung bình ít hơn hai lần so với các phần tử TTL tương tự.

Đặc điểm của các logic khác

Cơ sở của thành phần logic cơ bản của ESL là bộ chuyển mạch hiện tại. Mạch chuyển đổi dòng điện (Hình 3.30) tương tự như mạch khuếch đại vi sai.

Cần phải chú ý đến thực tế là các vi mạch ESL được cấp nguồn bằng điện áp âm (ví dụ: −4,5 V đối với dòng K1500). Một điện áp tham chiếu không đổi âm U op được đặt vào đế của bóng bán dẫn VT 2. Sự thay đổi ở đầu vào uin1 dẫn đến sự phân phối lại dòng điện một chiều i e0, được xác định bởi điện trở R e giữa các bóng bán dẫn, dẫn đến sự thay đổi điện áp ở bộ thu của chúng. Các bóng bán dẫn không chuyển sang chế độ bão hòa và đây là một trong những lý do khiến các phần tử ESL có hiệu suất cao.

Các vi mạch dòng 100, 500 có các thông số sau:

● nguồn điện −5,2 V;

● điện năng tiêu thụ — 100 mW;

● hệ số phân nhánh đầu ra - 15;

● độ trễ truyền tín hiệu - 2,9 ns.

Trong các vi mạch n-MOS và p-MOS, các công tắc được sử dụng tương ứng trên các bóng bán dẫn MOS có kênh n và tải động (đã thảo luận ở trên) và trên các bóng bán dẫn MOS có kênh p.

Ví dụ: hãy xem xét phần tử logic n-MOS thực hiện hàm OR-NOT (Hình 3.31).

Nó bao gồm một bóng bán dẫn tải T 3 và hai bóng bán dẫn điều khiển T 1 và T 2. Nếu cả hai bóng bán dẫn T 1 và T 2 đều đóng thì mức đầu ra được đặt ở mức cao. Nếu một hoặc cả hai điện áp u 1 và u 2 ở mức cao thì một hoặc cả hai bóng bán dẫn T 1 và T 2 sẽ mở và đầu ra được đặt ở mức thấp, tức là chức năng u out = u 1 + u 2 được thực hiện .

Để loại bỏ mức tiêu thụ điện năng của phần tử logic ở trạng thái tĩnh, các phần tử logic MDP bổ sung (logic CMDP hoặc CMOS) được sử dụng. Chip CMOS sử dụng các công tắc bổ sung trên bóng bán dẫn MOS. Chúng được đặc trưng bởi khả năng chống ồn cao. Logic CMOS rất hứa hẹn. Công tắc bổ sung được thảo luận trước đó thực sự là một phần tử NOT (bộ biến tần).

CMOS - cổng logic

Hãy xem xét một phần tử logic CMOS thực hiện hàm OR-NOT (Hình 3.32).

Nếu điện áp đầu vào ở mức thấp (u 1 và u 2 nhỏ hơn điện áp ngưỡng của bóng bán dẫn n-MOS U z.threshold n), thì các bóng bán dẫn T 1 và T 2 đóng, các bóng bán dẫn T 3 và T 4 là mở và điện áp đầu ra ở mức cao. Nếu một hoặc cả hai đầu vào u 1 và u 2 có mức cao vượt ngưỡng U mùa đông. n, khi đó một hoặc cả hai bóng bán dẫn T 1 và T 2 mở ra và điện áp thấp được thiết lập giữa nguồn và cổng của một hoặc cả hai bóng bán dẫn T 3 và T 4, dẫn đến việc chặn một hoặc cả hai bóng bán dẫn T 3 và T 4, và do đó, đầu ra được đặt ở mức thấp. Do đó, phần tử này thực hiện chức năng uout = u 1 +u 2 và chỉ tiêu thụ năng lượng từ nguồn điện trong khoảng thời gian ngắn khi nó chuyển mạch.

Logic tiêm tích hợp (IIL hoặc I 2 L) dựa trên việc sử dụng bóng bán dẫn lưỡng cực và sử dụng các giải pháp công nghệ và mạch gốc. Nó được đặc trưng bởi việc sử dụng rất tiết kiệm diện tích của tinh thể bán dẫn. Các phần tử I 2 L chỉ có thể được triển khai theo thiết kế tích hợp và không có phần tương tự trong mạch rời rạc. Cấu trúc của một phần tử như vậy và mạch tương đương của nó được thể hiện trong hình. Hình 3.33, từ đó có thể thấy bóng bán dẫn T 1 (p-n-p) được đặt theo chiều ngang và bộ thu đa T 2 (n-p n) được đặt theo chiều dọc. T 1 hoạt động như một kim phun, đảm bảo dòng lỗ từ bộ phát của bóng bán dẫn T 1 (khi đưa cực dương vào nó thông qua một điện trở giới hạn) đến đế của bóng bán dẫn T 2. Nếu u 1 tương ứng với logic “0”, thì dòng phun không chạy qua đế của bóng bán dẫn đa bộ thu T 2 và dòng điện trong mạch thu của bóng bán dẫn T 2 không chảy, tức là, logic “1” được đặt ở mức Đầu ra của Transistor T2. Khi điện áp u 1 tương ứng với logic “1”, dòng phun chạy qua đế của bóng bán dẫn T 2 và ở đầu ra của bóng bán dẫn T 2 có các số 0 logic.

Hãy xem xét việc triển khai phần tử OR-NOT dựa trên phần tử được trình bày trong Hình. 3.34 (để đơn giản, các bộ thu khác của bóng bán dẫn đa bộ thu T 3 và T 4 không được hiển thị trong hình). Khi tín hiệu logic “1” được cấp cho một hoặc cả hai đầu vào thì uout tương ứng với giá trị logic 0. Nếu cả hai đầu vào đều có tín hiệu logic “0”, thì điện áp u ra tương ứng với tín hiệu logic.

Logic dựa trên chất bán dẫn làm từ gallium arsenide GaAs được đặc trưng bởi hiệu suất cao nhất, là hệ quả của độ linh động của điện tử cao (gấp 3...6 lần so với silicon). Các vi mạch dựa trên GaAs có thể hoạt động ở tần số khoảng 10 GHz trở lên.

Các mạch tích hợp logic bóng bán dẫn-bóng bán dẫn là các cụm vi mô có mức độ tích hợp thấp, được chế tạo trên các bóng bán dẫn lưỡng cực. Nhược điểm chính của chúng là số lượng nhỏ trên mỗi chip, cũng như mức độ quan trọng của điện áp cung cấp và mức tiêu thụ dòng điện khá lớn.

Sơ đồ trên cho thấy một phần tử logic đơn giản - 3I - KHÔNG. Nó dựa trên bóng bán dẫn đa cực phát lưỡng cực thông thường VT1. Mức logic 0 ở đầu ra của nó sẽ xuất hiện nếu có mức cao trên cả ba bộ phát cùng một lúc. VT2 đảm nhận chức năng đảo ngược (phần tử KHÔNG) và VT1 đa bộ phát là phần tử logic 3I.

Bất chấp những nhược điểm đã liệt kê, dòng TTL phổ biến nhất là K155 hiện nay lại cực kỳ phổ biến, hãy xem có thể lắp ráp được bao nhiêu chiếc radio tự chế.

Dòng K155 là dòng TTL lớn nhất. Nó chứa hơn 100 cụm vi mô thực hiện các chức năng và phép toán logic khác nhau (AND, OR, NOT, AND - NOT, OR - NOT, flip-flop, thanh ghi, bộ đếm, bộ cộng.

Mức logic một trong các vi mạch của dòng TTL này nằm trong dải điện áp từ 2,4 V đến 5 V) và mức 0 logic không quá 0,4 V.

Hầu hết tất cả các cụm vi mô trong dòng sản phẩm này đều được sản xuất dưới dạng gói 14 chân tiêu chuẩn. Với một dấu chấm hoặc dấu khóa biểu thị thiết bị đầu cuối đầu tiên. Chân thứ 7 là thân hoặc dấu trừ. 14 nằm đối diện đầu tiên là một điểm cộng.

Bước tiếp theo trong quá trình phát triển K155 là dòng K555, trong đó nguyên lý TTL cơ bản được giữ lại nhưng các mối nối cực thu của bóng bán dẫn đã được thêm vào. Vì vậy, dòng K555 được gọi là TTLsh (TTL và diode Schottky). Trong TTLSH, mức tiêu thụ điện năng giảm khoảng 2 lần và hiệu suất tăng mạnh.

Chip CMOS

Chữ K ở đầu chữ viết tắt là viết tắt của - bổ túc. Trong thực tế, điều này có nghĩa là vi lắp ráp sử dụng các cặp có cùng tham số, nhưng một bóng bán dẫn có cổng loại n và cổng kia tương ứng là loại p. Chúng còn được gọi là CMOS (Chất bán dẫn oxit kim loại bổ sung).

Hình vẽ minh họa một ví dụ về cổng NOT cơ bản cổ điển. Nghĩa là, nếu một đơn vị đến đầu vào thì đầu ra sẽ là số 0 logic và ngược lại.

Yếu tố 2I – KHÔNG. Bạn có thể dễ dàng lấy được từ một vài phần tử logic này và từ một số flip-flop - một bộ đếm, một thanh ghi và một thiết bị lưu trữ cơ bản.

Và bây giờ là về điều thú vị: ở tần số hoạt động tối đa, các phần tử CMOS kém hơn đáng kể so với logic khác dựa trên bóng bán dẫn lưỡng cực (TTL) và chúng cực kỳ nhạy cảm với tĩnh điện.


Vi mạch dựa trên cấu trúc KMDP

IC kỹ thuật số dựa trên cấu trúc CMOS ngày càng được sử dụng nhiều trong việc phát triển nhiều loại mạch điện tử, vì những lý do rất chính đáng. IC KMDP là thiết bị rất linh hoạt và dễ sử dụng, có các đặc tính độc đáo không điển hình cho các loại IC kỹ thuật số khác.

Các IC này được gọi là bổ sung vì chúng được chế tạo trên cơ sở các bóng bán dẫn CMOS, tức là. dựa trên các cặp tranzito hiệu ứng trường có cấu trúc: kim loại - oxit (điện môi) - bán dẫn, có các đặc tính và kênh rất giống nhau với các loại dẫn điện khác nhau. IC được chế tạo theo nguyên tắc này tiêu thụ điện năng từ nguồn điện ít hơn đáng kể so với tất cả các IC khác và có thể hoạt động ở nhiều mức điện áp cung cấp hơn. Đồng hồ đeo tay điện tử và thiết bị ô tô, thiết bị điện tử y tế, máy thu truyền hình, máy tính cầm tay chỉ là một vài ví dụ về thiết bị sử dụng IC CMDP.

Ưu điểm chính của IC kỹ thuật số dựa trên cấu trúc CMOS là điện trở đầu vào cao của bóng bán dẫn (Rin) 10 12 Ohms) và mức độ tích hợp cao. Khi triển khai các thiết bị xung trên các phần tử logic CMOS tích hợp, điện trở của các điện trở định thời do điện trở đầu vào cao của bóng bán dẫn không bị giới hạn ở phía trên; do đó, để thu được các xung có thời lượng dài, điện dung của tụ điện định thời không được phép; được tăng lên.

Cấu trúc bổ sung là các cặp bóng bán dẫn lưỡng cực (p-n-p và n-p-n) hoặc MIS (kênh p và kênh n) bổ sung, có thể cải thiện đáng kể hiệu suất của IC. Chúng được chế tạo trên một chất nền chung trong các túi cách ly với chất nền bằng tiếp giáp pn hoặc màng điện môi. Các bóng bán dẫn bổ sung được chế tạo dưới dạng cấu trúc ngang và dọc.

Trong các bóng bán dẫn có cấu trúc nằm ngang, bộ phát, đế và bộ thu được đặt trên cùng một mặt phẳng nằm ngang, do đó các hạt tải điện thiểu số được đưa vào đế không di chuyển vuông góc với bề mặt tinh thể mà dọc theo nó. Các bóng bán dẫn như vậy được gọi là đầu cuối (bên). Trong sản xuất cuối cùng

bóng bán dẫn p-n-p - sự hình thành các bộ phát được thực hiện trong quá trình khuếch tán cơ bản của bóng bán dẫn n-p-n -. Sau đó, thông qua sự khuếch tán cơ sở thứ hai, bộ phát của bóng bán dẫn pnp được bao quanh bởi bộ thu. Đế của bóng bán dẫn là lớp bán dẫn loại n ban đầu giữa các vùng này. Chiều rộng của đế và do đó giá trị của hệ số truyền dòng điện cơ sở được xác định bởi khoảng cách giữa các cửa sổ được khắc ở chế độ ảnh đối với bộ phát và bộ thu.

Trong các cấu trúc thẳng đứng, đế nằm dưới bộ phát (các hạt mang thiểu số được đưa vào di chuyển theo hướng vuông góc với bề mặt tinh thể). Tất cả ba vùng của bóng bán dẫn pnp (bộ thu, cơ sở và bộ phát) đều được hình thành bằng cách khuếch tán. Các cấu trúc bổ sung như vậy rất khó chế tạo do yêu cầu độ chính xác cao đối với nồng độ tạp chất tạp chất. Tuy nhiên, các bóng bán dẫn được sản xuất bằng công nghệ này có hệ số truyền dòng cơ sở lớn hơn các bóng bán dẫn có cấu trúc nằm ngang và điện áp đánh thủng cao của điểm nối bộ thu.

GIỚI THIỆU

Hãy nói về các đặc điểm của một dòng chip logic lý tưởng. Chúng phải không tiêu hao năng lượng, có độ trễ lan truyền bằng 0, thời gian tăng giảm tín hiệu có thể kiểm soát được và có khả năng chống nhiễu tương đương 50% dao động tín hiệu đầu ra.

Các thông số của các dòng chip CMOS hiện đại (MOS bổ sung) đang tiến gần đến những đặc điểm lý tưởng này.

Đầu tiên, chip CMOS tiêu hao năng lượng thấp. Sự tiêu tán năng lượng tĩnh điển hình ở mức 10 nV trên mỗi van, được tạo ra bởi dòng điện rò rỉ. Sự tiêu tán năng lượng hoạt động (hoặc động) phụ thuộc vào điện áp nguồn, tần số, tải đầu ra và thời gian tăng đầu vào, nhưng giá trị điển hình của nó đối với một cổng đơn ở tần số 1 MHz và tải 50 pF không vượt quá 10 mW.

Thứ hai, thời gian trễ truyền tín hiệu trong cổng CMOS tuy không bằng 0 nhưng khá nhỏ. Tùy thuộc vào điện áp nguồn, độ trễ truyền tín hiệu cho một phần tử thông thường nằm trong khoảng từ 25 đến 50 ns.

Thứ ba, thời gian tăng và giảm được kiểm soát và biểu diễn các hàm tuyến tính chứ không phải hàm bước. Thông thường, thời gian tăng và giảm lớn hơn 20-40% so với thời gian trễ lan truyền.

Cuối cùng, giá trị chống nhiễu điển hình đạt tới mức 50% và xấp xỉ 45% biên độ tín hiệu đầu ra.

Một yếu tố quan trọng khác có lợi cho chip CMOS là giá thành thấp, đặc biệt khi được sử dụng trong các thiết bị di động chạy bằng pin năng lượng thấp.

Bộ nguồn trong các hệ thống được xây dựng trên chip CMOS có thể có công suất thấp và do đó không đắt. Do mức tiêu thụ điện năng thấp, hệ thống điện phụ có thể đơn giản hơn và do đó rẻ hơn. Không cần bộ tản nhiệt và quạt do khả năng tiêu tán điện năng thấp. Việc cải tiến liên tục các quy trình công nghệ, cũng như tăng khối lượng sản xuất và mở rộng phạm vi vi mạch CMOS được sản xuất dẫn đến giảm giá thành của chúng.

Có rất nhiều dòng chip logic CMOS. Đầu tiên trong số đó là dòng K176, sau đó là K561 (CD4000AN) và KR1561 (CD4000BN), nhưng dòng chức năng nhận được sự phát triển lớn nhất ở dòng KR1554 (74ACxx), KR1564 (74HCxx) và KR1594 (74ACTxx).

Chuỗi chức năng của vi mạch CMOS hiện đại thuộc dòng KR1554, KR1564 và KR1594 chứa các chức năng tương đương đầy đủ chức năng của các vi mạch dòng TTLSH KR1533 (74ALS) và K555 (74LS), hoàn toàn trùng khớp cả về chức năng được thực hiện và sơ đồ chân. Các vi mạch CMOS hiện đại, so với các nguyên mẫu của chúng, dòng K176 và K561, tiêu thụ năng lượng động ít hơn đáng kể và có hiệu suất nhanh hơn nhiều lần.

Để đơn giản hóa các giải pháp mạch, dòng CMOS với điện áp ngưỡng đầu vào ở mức TTL (KR1594 và một số loại khác) và mức CMOS (KR1554, KR1564 và một số loại khác) đã được phát triển. Phạm vi nhiệt độ hoạt động cho các vi mạch có mục đích chung là -40-+85C và -55-+125C cho các ứng dụng đặc biệt. Trong bảng Hình 1 cho thấy sự so sánh các đặc tính đầu vào và đầu ra của vi mạch CMOS và TTLSH.

Bảng 1. So sánh thông số điện của mạch CMOS và TTL

CÔNG NGHỆ

CMOS với cổng PCC

Cải thiện

CMOS với cổng PCC

CMOS với cổng kim loại

Tiêu chuẩn

TTLSH tiêu thụ thấp

TTLSH năng lượng thấp được cải thiện

Phản ứng nhanh

TTLSH

Công suất tiêu tán trên mỗi cổng (mW)

Tĩnh

Ở 100 kHz

Thời gian trễ lan truyền

(ns) (CL = 15 pF)

Tần số xung nhịp tối đa

(MHz) (CL = 15 pF)

Dòng điện đầu ra tối thiểu (mA)

Đầu ra tiêu chuẩn

Tỷ lệ quạt đầu ra (Tải trên mỗi đầu vào K555)

Đầu ra tiêu chuẩn

Đầu ra có khả năng tải tăng

Dòng điện đầu vào tối đa, IIL (mA) (VI = 0,4 V)

ĐẶC ĐIỂM CỦA CHIP CMOS

Mục đích của phần này là cung cấp cho người thiết kế hệ thống kiến ​​thức cần thiết về cách hoạt động và hoạt động của IC kỹ thuật số CMOS khi tiếp xúc với các tín hiệu điều khiển khác nhau. Đã có khá nhiều bài viết về công nghệ thiết kế và sản xuất vi mạch CMOS, vì vậy ở đây chúng ta sẽ chỉ xem xét các đặc điểm thiết kế mạch của vi mạch thuộc họ này.

Mạch CMOS cơ bản là bộ biến tần như trong hình. 1. Nó bao gồm hai bóng bán dẫn hiệu ứng trường hoạt động ở chế độ làm giàu: với kênh loại P (trên) và kênh loại N (dưới). Các chân nguồn được chỉ định như sau: VDD hoặc VCC cho chân dương và VSS hoặc GND cho chân âm. Các ký hiệu VDD và VCC được mượn từ các mạch MOS thông thường và tượng trưng cho nguồn và nguồn cung cấp năng lượng tiêu hao của bóng bán dẫn. Chúng không áp dụng trực tiếp vào mạch CMOS, vì các chân nguồn là nguồn của cả hai bóng bán dẫn bổ sung. Các ký hiệu VSS hoặc GND được mượn từ các mạch TTL và thuật ngữ này được giữ lại cho các chip CMOS. Tiếp theo, các ký hiệu VCC và GND sẽ được chỉ định.

Các mức logic trong hệ thống CMOS là VCC (logic “1”) và GND (logic “0”). Bởi vì dòng điện chạy trong MOSFET “bật” hầu như không gây sụt áp trên nó và do điện trở đầu vào của cổng CMOS rất cao (đặc tính đầu vào của MOSFET chủ yếu là điện dung và trông giống với đặc tính dòng điện-điện áp của MOSFET 1012 Ohm, được nối song song bằng tụ điện 5 pF), khi đó các mức logic trong hệ thống CMOS sẽ gần như bằng điện áp của nguồn điện.

Bây giờ chúng ta hãy xem xét các đường cong đặc trưng của MOSFET để biết thời gian tăng giảm, độ trễ truyền và mức tiêu tán điện sẽ thay đổi như thế nào khi điện áp nguồn và điện dung tải thay đổi.

Trong bộ lễ phục. Hình 2 cho thấy các đường cong đặc trưng của các bóng bán dẫn hiệu ứng trường kênh N và kênh P hoạt động ở chế độ làm giàu.

Một số kết luận quan trọng rút ra từ những đặc điểm này. Xét đường cong của bóng bán dẫn kênh N có điện áp Cổng-Nguồn bằng VGS = 15 V. Cần lưu ý rằng đối với điện áp điều khiển không đổi VGS, bóng bán dẫn hoạt động như một nguồn dòng cho các giá trị VDS (Drain- Nguồn điện áp) lớn hơn VGS-VT (VT là điện áp ngưỡng của MOSFET). Đối với các giá trị VDS nhỏ hơn VGS-VT, bóng bán dẫn về cơ bản hoạt động giống như một điện trở.

Cũng cần lưu ý rằng đối với các giá trị nhỏ hơn của VGS, các đường cong tương tự nhau, ngoại trừ giá trị IDS nhỏ hơn nhiều và trên thực tế, IDS tăng theo bình phương của VGS. Bóng bán dẫn kênh P có các đặc tính gần như giống hệt nhau nhưng bổ sung (bổ sung).

Trong trường hợp điều khiển tải điện dung sử dụng các phần tử CMOS, sự thay đổi ban đầu về điện áp đặt vào tải sẽ là tuyến tính, do đặc tính “dòng điện” trong phần ban đầu, thu được bằng cách làm tròn đặc tính điện trở chiếm ưu thế khi giá trị VDS khác. ít từ số không. Liên quan đến biến tần CMOS đơn giản nhất được hiển thị trong Hình. 1, khi VDS giảm xuống 0, điện áp đầu ra VOUT sẽ có xu hướng VCC hoặc GND, tùy thuộc vào việc bóng bán dẫn là kênh P hay kênh N.

Nếu VCC, và do đó là VGS, tăng lên, biến tần phải tạo ra biên độ điện áp lớn hơn trên tụ điện. Tuy nhiên, với cùng mức tăng điện áp, khả năng tải của IDS tăng mạnh theo bình phương của VGS, và do đó thời gian tăng và độ trễ truyền được hiển thị trong Hình 2. 3, giảm.

Vì vậy, có thể thấy rằng đối với một thiết kế nhất định và do đó giá trị điện dung tải cố định, việc tăng điện áp nguồn sẽ làm tăng hiệu suất hệ thống. Tăng VCC sẽ tăng hiệu suất nhưng cũng tăng khả năng tiêu thụ điện năng. Điều này đúng vì hai lý do. Thứ nhất, sản phẩm CV2f và do đó công suất tăng lên. Đây là công suất tiêu tán trong mạch CMOS hoặc bất kỳ mạch tương tự nào vì lý do đã nêu ở trên khi truyền tải điện dung.

Đối với các giá trị xác định của điện dung tải và tần số chuyển mạch, công suất tiêu tán tăng tỷ lệ với bình phương điện áp rơi trên tải.

Lý do thứ hai là tích VI hoặc công suất tiêu tán trong mạch CMOS tăng khi điện áp nguồn VCC tăng (đối với VCC>2VT). Mỗi lần mạch chuyển từ trạng thái này sang trạng thái khác, sẽ có một dòng điện tạm thời chạy từ VCC sang GND thông qua hai bóng bán dẫn đầu ra mở đồng thời.

Do điện áp ngưỡng của bóng bán dẫn không thay đổi khi tăng VCC, nên dải điện áp đầu vào trong đó bóng bán dẫn trên và dưới đồng thời ở trạng thái dẫn điện sẽ tăng khi tăng VCC. Đồng thời, giá trị VCC lớn hơn sẽ cung cấp giá trị điện áp điều khiển VGS lớn hơn, điều này cũng dẫn đến sự gia tăng dòng điện JDS. Do đó, nếu thời gian tăng của tín hiệu đầu vào bằng 0 thì sẽ không có dòng điện chạy qua các bóng bán dẫn đầu ra từ VCC đến GND. Những dòng điện này phát sinh do các cạnh của tín hiệu đầu vào có thời gian tăng và giảm nhỏ hữu hạn, và do đó điện áp đầu vào cần một thời gian nhỏ hữu hạn nhất định để đi qua phạm vi trong đó hai bóng bán dẫn đầu ra được bật đồng thời. Rõ ràng, thời gian tăng và giảm của các cạnh tín hiệu đầu vào phải ở mức tối thiểu để giảm tiêu tán công suất.

Chúng ta hãy xem các đặc tính truyền tải (Hình 5) và cách chúng thay đổi theo điện áp nguồn VCC. Hãy đồng ý giả định rằng cả hai bóng bán dẫn trong bộ biến tần đơn giản nhất của chúng ta đều có các đặc tính và điện áp ngưỡng giống nhau nhưng bổ sung cho nhau. Giả sử điện áp ngưỡng VT là 2V. Nếu VCC nhỏ hơn điện áp ngưỡng 2V thì không có bóng bán dẫn nào có thể bật được và mạch sẽ không hoạt động. Trong bộ lễ phục. Hình 5a cho thấy tình huống trong đó điện áp nguồn khớp chính xác với điện áp ngưỡng. Trong trường hợp này, mạch phải hoạt động với độ trễ 100%. Tuy nhiên, đây không hẳn là hiện tượng trễ, vì cả hai bóng bán dẫn đầu ra đều bị tắt và điện áp đầu ra được duy trì trên các điện dung cổng ở phía hạ lưu của mạch. Nếu VCC nằm trong một và hai điện áp ngưỡng (Hình 5b), thì mức độ “trễ” sẽ giảm khi VCC đạt đến giá trị tương đương với 2VT (Hình 5c). Ở điện áp VCC tương đương với hai điện áp ngưỡng thì không có “độ trễ”; cũng không có dòng điện chạy qua hai bóng bán dẫn đầu ra đồng thời mở trong thời điểm chuyển mạch. Khi giá trị VCC vượt quá hai điện áp ngưỡng, các đường cong đặc tính truyền bắt đầu làm tròn (Hình 5d). Khi số VIN đi qua vùng mà cả hai bóng bán dẫn đều mở, tức là. ở trạng thái dẫn điện, dòng điện chạy trong các kênh của bóng bán dẫn tạo ra sự sụt giảm điện áp, làm tròn các đặc tính.

Khi xem xét độ nhiễu của hệ thống CMOS, có ít nhất hai đặc điểm cần xem xét: khả năng chống nhiễu và biên độ nhiễu.

Các mạch CMOS hiện đại có giá trị chống nhiễu điển hình là 0,45VCC. Điều này có nghĩa là tín hiệu đầu vào sai bằng 0,45VCC hoặc nhỏ hơn so với VCC hoặc GND sẽ không truyền qua hệ thống dưới dạng mức logic bị lỗi. Điều này không có nghĩa là sẽ không có tín hiệu nào xuất hiện ở đầu ra của mạch đầu tiên. Trên thực tế, do tiếp xúc với tín hiệu nhiễu, tín hiệu đầu ra sẽ xuất hiện ở đầu ra, nhưng nó sẽ bị suy yếu về biên độ. Khi tín hiệu này truyền qua hệ thống, nó sẽ bị suy yếu hơn nữa bởi các mạch tiếp theo cho đến khi biến mất hoàn toàn. Thông thường, tín hiệu như vậy không làm thay đổi trạng thái đầu ra của phần tử logic. Trong flip-flop thông thường, xung đồng hồ đầu vào sai có biên độ 0,45VCC sẽ không thay đổi trạng thái của nó.

Nhà sản xuất chip CMOS cũng đảm bảo biên độ miễn nhiễm nhiễu là 1 Volt trên toàn bộ phạm vi điện áp và nhiệt độ cung cấp cũng như cho bất kỳ sự kết hợp đầu vào nào. Đây chỉ là sự sai lệch của đặc tính chống ồn, trong đó một bộ điện áp đầu vào và đầu ra đặc biệt được đảm bảo. Nói cách khác, từ đặc tính này, để tín hiệu đầu ra của mạch, được biểu thị bằng Vôn, nằm trong khoảng 0,1VCC so với giá trị của mức logic tương ứng (“không” hoặc “một”), tín hiệu đầu vào không được vượt quá giá trị 0. 1VCC cộng 1 Volt trên mặt đất hoặc dưới mức điện. Về mặt đồ họa, tình huống này được thể hiện trong hình. 4.

Những đặc điểm này gần giống với biên độ miễn nhiễm nhiễu của mạch TTL tiêu chuẩn, là 0,4 V (Hình 6). Để hoàn thiện bức tranh về sự phụ thuộc của điện áp đầu ra VOUT vào VIN đầu vào, chúng tôi trình bày các đường cong đặc tính truyền (Hình 5).

PHÂN TÍCH ỨNG DỤNG TRONG HỆ THỐNG

Phần này thảo luận về các tình huống khác nhau phát sinh trong quá trình phát triển hệ thống: đầu vào không được sử dụng, kết nối song song các phần tử để tăng khả năng tải, nối dây các bus dữ liệu, phối hợp với các phần tử logic của các họ khác.

ĐẦU VÀO CHƯA SỬ DỤNG

Nói một cách đơn giản, không nên để các đầu vào không được sử dụng mà không được kết nối. Do điện trở đầu vào rất cao (1012 ohm), đầu vào linh hoạt có thể trôi giữa logic 0 và logic 1, tạo ra hành vi đầu ra mạch không thể đoán trước và các sự cố hệ thống liên quan. Tất cả đầu vào không sử dụng phải được kết nối với bus nguồn, dây “chung” hoặc đầu vào có thể sử dụng khác. Sự lựa chọn hoàn toàn không phải ngẫu nhiên, vì cần tính đến tác động có thể có đối với khả năng tải đầu ra của mạch. Ví dụ: hãy xem xét cổng 4NAND bốn đầu vào được sử dụng làm cổng logic 2NAND hai đầu vào. Cấu trúc bên trong của nó được thể hiện trong hình. 7. Đặt đầu vào A và B là đầu vào không sử dụng.

Nếu các đầu vào không sử dụng phải được kết nối với mức logic cố định thì đầu vào A và B phải được kết nối với đường ray điện để cho phép các đầu vào còn lại hoạt động. Điều này sẽ bật các bóng bán dẫn A và B phía dưới và tắt các bóng bán dẫn A và B phía trên tương ứng. Trong trường hợp này, không thể bật nhiều hơn hai bóng bán dẫn phía trên cùng một lúc. Tuy nhiên, nếu đầu vào A và B được kết nối với đầu vào C, điện dung đầu vào sẽ tăng gấp ba lần, nhưng mỗi khi đầu vào C chuyển về mức logic 0, các bóng bán dẫn trên cùng A, B và C sẽ bật, tăng gấp ba lần dòng điện đầu ra tối đa ở mức logic một. Nếu đầu vào D cũng nhận được mức logic 0 thì tất cả bốn bóng bán dẫn phía trên đều được bật. Do đó, việc kết nối các đầu vào không sử dụng của phần tử NAND với bus nguồn (HOẶC-KHÔNG với dây “chung”) sẽ bật chúng lên, nhưng việc kết nối các đầu vào không sử dụng với các đầu vào đã sử dụng khác đảm bảo tăng dòng điện đầu ra của logic “một”. Mức ”, trong trường hợp phần tử AND-NOT (hoặc dòng điện vào đầu ra ở mức logic “không”, trong trường hợp phần tử OR-NOT).

Đối với các bóng bán dẫn mắc nối tiếp, dòng điện đầu ra không tăng. Trong trường hợp này, phần tử logic nhiều đầu vào có thể được sử dụng để điều khiển trực tiếp một tải mạnh, ví dụ như cuộn dây rơle hoặc đèn sợi đốt.

KẾT NỐI SONG NGỮ CỦA CÁC YẾU TỐ LOGIC

Tùy thuộc vào loại phần tử logic, việc kết hợp các đầu vào đảm bảo tăng khả năng tải đối với dòng rò hoặc dòng chìm, nhưng không phải cả hai cùng một lúc. Để đảm bảo tăng hai dòng điện đầu ra, cần kết nối song song một số phần tử logic (Hình 8). Trong trường hợp này, khả năng tải có thể tăng lên bằng cách kết nối song song nhiều chuỗi bóng bán dẫn (Hình 7), do đó làm tăng dòng điện đầu ra tương ứng.

ĐỊNH TUYẾN XE BUÝT DỮ LIỆU

Có hai cách chính để làm điều này. Phương pháp đầu tiên là kết nối song song các phần tử đệm CMOS thông thường (ví dụ:). Và phương pháp thứ hai, thích hợp nhất là kết nối các phần tử với ba trạng thái đầu ra.

LỌC NHIỄU NGUỒN ĐIỆN

Vì mạch CMOS có thể hoạt động trên một phạm vi điện áp cung cấp rộng (3-15 V) nên cần phải lọc ở mức tối thiểu. Giá trị điện áp nguồn tối thiểu được xác định bởi tần số hoạt động tối đa của phần tử nhanh nhất trong hệ thống (thường là một phần rất nhỏ của hệ thống hoạt động ở tần số tối đa). Nên chọn các bộ lọc để duy trì điện áp cung cấp khoảng một nửa giữa giá trị tối thiểu được chỉ định và điện áp tối đa mà tại đó các vi mạch vẫn hoạt động. Tuy nhiên, nếu muốn giảm thiểu sự tiêu hao điện năng thì điện áp nguồn phải được chọn ở mức thấp nhất có thể mà vẫn đáp ứng được yêu cầu về hiệu suất.

GIẢM THIỂU TẢN NHIỆT ĐIỆN CỦA HỆ THỐNG

Để giảm thiểu mức tiêu thụ điện năng của hệ thống, nó phải hoạt động ở tốc độ tối thiểu, thực hiện nhiệm vụ ở điện áp cung cấp tối thiểu. Các giá trị tức thời của mức tiêu thụ điện năng động (AC) và tĩnh (DC) đều tăng, cả khi tần số và điện áp của nguồn điện ngày càng tăng. Tiêu thụ điện năng động (AC) là một chức năng của sản phẩm CV2f. Đây là công suất tiêu tán trong phần tử đệm điều khiển tải điện dung.

Rõ ràng là mức tiêu thụ năng lượng động tăng tỷ lệ thuận với tần số và tỷ lệ thuận với bình phương điện áp nguồn. Nó cũng tăng theo điện dung tải, chủ yếu được xác định bởi hệ thống và không thay đổi. Điện năng tiêu thụ tĩnh (DC) bị tiêu hao tại thời điểm chuyển mạch và là tích số của VI. Trong bất kỳ phần tử CMOS nào, một dòng điện tức thời phát sinh từ bus nguồn đến dây “chung” (tại VCC>2VT) Hình. 9.

Biên độ dòng điện tối đa là hàm tăng nhanh của điện áp đầu vào, do đó là hàm của điện áp nguồn (Hình 5d).
Giá trị thực của tích VI của công suất tiêu tán trong hệ thống được xác định bằng ba chỉ tiêu: điện áp của nguồn điện, tần số và thời gian các cạnh tăng và giảm của tín hiệu đầu vào. Một yếu tố rất quan trọng là thời gian tăng của tín hiệu đầu vào. Nếu thời gian tăng dài thì công suất tiêu tán tăng vì đường dẫn hiện tại được thiết lập trong toàn bộ thời gian tín hiệu đầu vào đi qua vùng giữa điện áp ngưỡng của bóng bán dẫn trên và dưới. Về mặt lý thuyết, nếu thời gian tăng được coi là bằng 0 thì sẽ không có đường dẫn dòng điện nào xảy ra và công suất VI sẽ bằng 0. Tuy nhiên, vì thời gian tăng tất nhiên là nhỏ nên luôn có dòng điện chạy qua tăng nhanh khi điện áp nguồn tăng.

Còn một trường hợp nữa liên quan đến thời gian tăng của tín hiệu đầu vào và mức tiêu thụ điện năng. Nếu mạch được sử dụng để điều khiển số lượng tải lớn thì thời gian tăng của tín hiệu đầu ra sẽ tăng lên. Điều này sẽ làm tăng công suất tiêu tán VI trong mỗi thiết bị được điều khiển bởi mạch đó (nhưng không phải trong chính mạch điều khiển). Nếu mức tiêu thụ điện năng đạt đến giá trị tới hạn, cần tăng độ dốc của tín hiệu đầu ra bằng cách kết nối song song các phần tử đệm hoặc chia sẻ tải để giảm tổng mức tiêu thụ điện năng.

Bây giờ hãy tóm tắt ảnh hưởng của ảnh hưởng của điện áp nguồn, điện áp đầu vào, thời gian tăng giảm của các cạnh tín hiệu đầu vào và điện dung tải đến khả năng tiêu tán điện năng. Các kết luận sau đây có thể được rút ra:

  1. Điện áp nguồn điện. Tích số CV2f của công suất tiêu tán tăng theo bình phương của điện áp nguồn. Tích số VI của công suất tiêu tán tăng xấp xỉ tỷ lệ với bình phương điện áp nguồn.
  2. Mức điện áp đầu vào. Tích VI của công suất tiêu tán tăng nếu điện áp đầu vào nằm giữa “điện thế đất (GND) cộng với điện áp ngưỡng” và “điện áp nguồn (VCC) trừ điện áp ngưỡng”. Công suất tiêu tán cao nhất xảy ra khi VIN đạt tới 0,5 VCC. Sản phẩm CV2f không bị ảnh hưởng bởi mức điện áp đầu vào.
  3. Thời gian tăng của tín hiệu đầu vào. Tích VI của sự tiêu tán công suất tăng khi thời gian tăng tăng vì dòng điện chạy qua đồng thời trên các bóng bán dẫn đầu ra được thiết lập trong thời gian dài hơn. Sản phẩm CV2f cũng không bị ảnh hưởng bởi thời gian tăng của tín hiệu đầu vào.
  4. Dung tải. Tích số CV2f của công suất tiêu tán trong mạch tăng tỷ lệ với điện dung tải. Tích số VI của công suất tiêu tán không phụ thuộc vào điện dung tải. Tuy nhiên, việc tăng điện dung tải sẽ dẫn đến tăng thời gian tăng của các cạnh của tín hiệu đầu ra, do đó sẽ dẫn đến tăng tích VI của công suất tiêu tán trong các phần tử logic được điều khiển bởi điều này. tín hiệu.

PHỐI HỢP VỚI YẾU TỐ LOGIC CỦA CÁC GIA ĐÌNH KHÁC

Có hai quy tắc cơ bản để kết hợp các thành phần của tất cả các họ khác với chip CMOS. Đầu tiên, mạch CMOS phải cung cấp các yêu cầu về dòng điện và điện áp đầu vào cần thiết cho các phần tử thuộc họ khác. Và thứ hai, và thậm chí quan trọng hơn, biên độ tín hiệu đầu ra của các phần tử logic thuộc họ khác phải khớp càng gần với điện áp nguồn của mạch CMOS càng tốt.

MẠCH MOSFET KÊNH P

Có một số yêu cầu phải được đáp ứng khi kết hợp mạch P-MOS và CMOS. Thứ nhất, đây là bộ nguồn có điện áp khác nhau. Hầu hết các mạch P-MOS được thiết kế để hoạt động ở điện áp từ 17 V đến 24 V, trong khi mạch CMOS được thiết kế cho điện áp tối đa 15 V. Một vấn đề khác với mạch P-MOS, không giống như CMOS, là tín hiệu biên độ đầu ra thấp hơn đáng kể so với mạch P-MOS. điện áp nguồn điện. Điện áp đầu ra của mạch P-MOS về cơ bản dao động từ điện thế dương hơn của điện áp cung cấp (VSS) đến điện thế âm hơn (VDD) vài volt. Do đó, ngay cả khi mạch P-MOS chạy từ nguồn 15 V, biên độ đầu ra của nó vẫn sẽ nhỏ hơn mức cần thiết để phù hợp với mạch CMOS. Có một số cách để giải quyết vấn đề này, tùy thuộc vào cấu hình hệ thống. Chúng ta hãy xem xét hai cách để xây dựng một hệ thống hoàn toàn trên mạch MOS và một phương pháp khi hệ thống sử dụng mạch TTLSH.

Ví dụ đầu tiên chỉ sử dụng mạch P-MOS và CMOS có điện áp nguồn nhỏ hơn 15 V (xem Hình 10). Trong cấu hình này, mạch CMOS điều khiển trực tiếp P-MOS. Tuy nhiên, mạch P-MOS không thể điều khiển CMOS trực tiếp vì điện áp đầu ra logic 0 của nó cao hơn nhiều so với điện thế 0 của hệ thống. Để “kéo” điện thế đầu ra của mạch về 0, một điện trở RPD bổ sung được đưa vào. Giá trị của nó được chọn đủ nhỏ để cung cấp hằng số thời gian RC mong muốn khi chuyển đầu ra từ “một” sang “không” và đồng thời, đủ lớn để cung cấp giá trị yêu cầu ở mức logic “một”. Phương pháp này cũng phù hợp với đầu ra P-MOS thoát nước hở.

Một lựa chọn khác trong hệ thống toàn MOS là sử dụng điện áp tham chiếu diode zener thông thường để tạo ra điện thế âm hơn để cấp nguồn cho mạch CMOS (Hình 11).

Cấu hình này sử dụng nguồn điện P-MOS 17-24 V. Điện áp tham chiếu được chọn để giảm điện áp nguồn CMOS xuống điện áp đầu ra dao động đến đỉnh tối thiểu của mạch P-MOS. Mạch CMOS vẫn có thể điều khiển P-MOS trực tiếp, nhưng hiện tại, mạch P-MOS có thể điều khiển CMOS mà không cần điện trở kéo lên. Các hạn chế khác bao gồm điện áp cung cấp của mạch CMOS, phải nhỏ hơn 15 V và yêu cầu tham chiếu phải cung cấp đủ dòng điện để cấp nguồn cho tất cả các mạch CMOS trong hệ thống. Giải pháp này khá phù hợp nếu nguồn điện của mạch P-MOS phải lớn hơn 15 V và mức tiêu thụ dòng điện của mạch CMOS đủ nhỏ để được cung cấp bởi bộ điều chỉnh tham số đơn giản.

Nếu hệ thống sử dụng mạch TTLS thì phải có ít nhất hai bộ nguồn. Trong trường hợp này, mạch CMOS có thể hoạt động từ nguồn đơn cực và điều khiển trực tiếp mạch P-MOS (Hình 12).

MẠCH MOSFE KÊNH N

Việc kết hợp CMOS với mạch N-MOS đơn giản hơn, mặc dù vẫn tồn tại một số vấn đề. Thứ nhất, mạch N-MOS yêu cầu điện áp nguồn thấp hơn, thường nằm trong khoảng 5-12 V. Điều này cho phép chúng được kết hợp trực tiếp với mạch CMOS. Thứ hai, biên độ tín hiệu đầu ra của mạch CMOS dao động từ gần như bằng 0 đến điện áp nguồn âm 1-2 V.

Ở điện áp nguồn cao hơn, mạch N-MOS và CMOS có thể hoạt động trực tiếp vì mức logic đầu ra của mạch N-MOS sẽ khác với điện áp nguồn chỉ 10-20%. Tuy nhiên, ở điện áp cung cấp thấp hơn, điện áp ở mức đơn vị logic sẽ thấp hơn 20-40%, do đó cần phải có một điện trở “kéo lên” (Hình 13).

MẠCH TTL, TTLSH

Khi kết hợp các họ này với mạch CMOS, có hai vấn đề phát sinh. Đầu tiên, liệu điện áp mức logic-1 của các họ lưỡng cực có đủ để điều khiển trực tiếp các mạch CMOS không? Các mạch TTL và TTLsh hoàn toàn có khả năng điều khiển trực tiếp các mạch CMOS dòng 74HCXX mà không cần thêm điện trở kéo lên. Tuy nhiên, chúng không có khả năng điều khiển các mạch CMOS của dòng CD4000 (K561, KR1561), vì các đặc tính của mạch sau không đảm bảo hoạt động trong trường hợp kết nối trực tiếp mà không có điện trở kéo lên.

Mạch TTL có khả năng điều khiển trực tiếp mạch CMOS trên toàn bộ phạm vi nhiệt độ hoạt động. Các mạch TTL tiêu chuẩn có khả năng điều khiển trực tiếp các mạch CMOS trên hầu hết phạm vi nhiệt độ. Tuy nhiên, càng gần đến giới hạn dưới của phạm vi nhiệt độ, điện áp mức đơn vị logic của mạch TTL càng giảm và nên sử dụng điện trở “kéo lên” (Hình 14).

Theo sự phụ thuộc của giá trị điện áp cho phép của các mức đầu vào vào điện áp nguồn cho mạch CMOS (xem hình 4), nếu điện áp đầu vào vượt quá giá trị VCC-1,5 V (tại VCC = 5 V), thì điện áp đầu ra sẽ không vượt quá 0,5 V. Phần tử CMOS tiếp theo sẽ tăng điện áp 0,5V này lên điện áp VCC hoặc GND tương ứng. Điện áp mức logic “1” cho mạch TTL tiêu chuẩn tối thiểu là 2,4 V với dòng điện đầu ra là 400 μA. Đây là trường hợp xấu nhất, vì điện áp đầu ra của mạch TTL sẽ chỉ đạt đến giá trị này ở nhiệt độ tối thiểu, mức đầu vào tối đa “0” (0,8 V), dòng rò tối đa và điện áp cung cấp tối thiểu (VCC = 4,5 V).

Trong điều kiện bình thường (25°C, VIN = 0,4 V, dòng rò danh định trong mạch CMOS và điện áp nguồn VCC = 5 V), mức logic “1” sẽ có nhiều khả năng tương ứng với VCC-2VD hoặc VCC-1,2 V. Khi chỉ riêng nhiệt độ thay đổi, điện áp đầu ra sẽ thay đổi theo sự phụ thuộc “hai lần -2 mV mỗi độ nhiệt độ” hoặc “-4 mV mỗi độ”. VCC-1.2V đủ để điều khiển trực tiếp mạch CMOS mà không cần điện trở kéo lên.

Nếu, trong những điều kiện nhất định, điện áp đầu ra của mạch TTL logic-1 có thể giảm xuống dưới VCC-1,5 V, thì phải sử dụng điện trở để điều khiển mạch CMOS.
Câu hỏi thứ hai là liệu mạch CMOS có thể cung cấp đủ dòng điện đầu ra để cung cấp điện áp đầu vào ở mức logic 0 cho mạch TTL không? Đối với logic “1” vấn đề này không tồn tại.

Đối với mạch TTL, dòng điện đầu vào đủ nhỏ để điều khiển trực tiếp hai đầu vào như vậy. Đối với mạch TTL tiêu chuẩn, dòng điện đầu vào cao hơn mười lần so với dòng điện của mạch TTL và do đó, điện áp đầu ra của mạch CMOS khi đó sẽ vượt quá giá trị tối đa cho phép của điện áp mức logic “0” (0,8 V) . Tuy nhiên, nếu bạn kiểm tra cẩn thận các thông số kỹ thuật điều khiển đầu ra của mạch CMOS, bạn sẽ nhận thấy rằng cổng NAND hai đầu vào có thể điều khiển một đầu vào TTL duy nhất, mặc dù chỉ trong những trường hợp cực đoan. Ví dụ: điện áp đầu ra ở mức logic 0 cho các thiết bị MM74C00 và MM74C02 trên toàn bộ phạm vi nhiệt độ là 0,4 V ở dòng điện 360 μA, với điện áp đầu vào là 4,0 V và điện áp cung cấp là 4,75 V. Cả hai mạch đều là thể hiện trong hình. 15.

Cả hai mạch đều có khả năng chịu tải như nhau nhưng cấu trúc của chúng khác nhau. Điều này có nghĩa là mỗi bóng bán dẫn trong số hai bóng bán dẫn phía dưới của MM74C02 có thể cung cấp dòng điện giống như hai bóng bán dẫn MM74C00 mắc nối tiếp. Hai bóng bán dẫn MM74C02 kết hợp với nhau có thể cung cấp dòng điện gấp đôi ở điện áp đầu ra nhất định. Nếu chúng ta cho phép điện áp đầu ra logic 0 tăng lên giá trị 0,8 V thì thiết bị MM74C02 sẽ có thể cung cấp dòng điện đầu ra gấp bốn lần so với 360 μA, tức là. 1,44 mA, gần bằng 1,6 mA. Trên thực tế, 1,6 mA là dòng điện đầu vào tối đa cho đầu vào TTL và hầu hết các mạch TTL hoạt động ở mức không quá 1 mA. Ngoài ra, 360 µA là dòng điện đầu ra tối thiểu cho mạch CMOS. Giá trị thực tế nằm trong khoảng 360-540 µA (tương ứng với dòng điện đầu vào của 2-3 đầu vào TTLSH). Dòng điện 360µA được chỉ định cho điện áp đầu vào 4V. Đối với điện áp đầu vào 5V, dòng điện đầu ra sẽ vào khoảng 560µA trên toàn bộ phạm vi nhiệt độ, giúp việc điều khiển đầu vào TTL trở nên dễ dàng hơn nữa. Ở nhiệt độ phòng và điện áp đầu vào là 5 V, đầu ra của mạch CMOS có thể cung cấp dòng điện 800 µA. Do đó, cổng NOR hai đầu vào sẽ cung cấp dòng điện đầu ra 1,6 mA ở 0,4 V nếu cả hai đầu vào của cổng NOR đều được cung cấp 5 V.

Từ đó, chúng ta có thể kết luận rằng cổng NOR hai đầu vào duy nhất có trong MM74C02 có thể được sử dụng để điều khiển đầu vào TTL tiêu chuẩn thay vì bộ đệm chuyên dụng. Tuy nhiên, điều này sẽ dẫn đến khả năng chống ồn giảm nhẹ trong phạm vi nhiệt độ.

Nguồn thông tin

CMOS, Chất bán dẫn đối xứng bổ sung/oxit kim loại ) - công nghệ xây dựng mạch điện tử. Công nghệ CMOS sử dụng các bóng bán dẫn hiệu ứng trường cổng cách điện với các kênh có độ dẫn điện khác nhau. Một đặc điểm khác biệt của mạch CMOS so với các công nghệ lưỡng cực (TTL, ESL, v.v.) là mức tiêu thụ điện năng rất thấp ở chế độ tĩnh (trong hầu hết các trường hợp, có thể giả định rằng năng lượng chỉ được tiêu thụ khi chuyển trạng thái). Một đặc điểm khác biệt của cấu trúc CMOS so với các cấu trúc MOS khác (N-MOS, P-MOS) là sự hiện diện của cả bóng bán dẫn hiệu ứng trường kênh n và kênh p; Kết quả là, các mạch CMOS có tốc độ cao hơn và mức tiêu thụ điện năng thấp hơn, nhưng đồng thời chúng có đặc điểm là quy trình sản xuất phức tạp hơn và mật độ đóng gói thấp hơn.

Phần lớn các chip logic hiện đại, bao gồm cả bộ xử lý, sử dụng mạch CMOS.

Câu chuyện

Các mạch CMOS đời đầu rất dễ bị phóng tĩnh điện. Hiện nay vấn đề này phần lớn đã được giải quyết, tuy nhiên khi lắp chip CMOS nên thực hiện các biện pháp để loại bỏ điện tích.

Nhôm đã sớm được sử dụng để chế tạo các cổng trong tế bào CMOS. Sau đó, liên quan đến sự ra đời của cái gọi là công nghệ tự kết hợp, liên quan đến việc sử dụng cổng không chỉ như một thành phần cấu trúc mà còn như một mặt nạ khi thu được các vùng nguồn thoát nước, silicon đa tinh thể bắt đầu dùng làm cổng.

Công nghệ

Sơ đồ 2I-NO

Ví dụ, hãy xem xét mạch cổng 2I-NOT được xây dựng bằng công nghệ CMOS.

  • Nếu mức cao được áp dụng cho cả hai đầu vào A và B, thì cả hai bóng bán dẫn ở cuối mạch đều mở và cả hai bóng bán dẫn trên cùng đều đóng, nghĩa là đầu ra được nối đất.
  • Nếu mức thấp được áp dụng cho ít nhất một trong các đầu vào, bóng bán dẫn tương ứng sẽ mở ở phía trên và đóng ở phía dưới. Như vậy, đầu ra sẽ được nối với điện áp nguồn và ngắt kết nối với mặt đất.

Mạch không có điện trở tải nên ở trạng thái tĩnh, chỉ có dòng điện rò chạy qua mạch CMOS thông qua các bóng bán dẫn ngắt mạch và mức tiêu thụ điện năng rất thấp. Khi chuyển đổi, năng lượng điện chủ yếu được sử dụng để sạc điện dung của cổng và dây dẫn, do đó, năng lượng tiêu thụ (và tiêu tán) tỷ lệ thuận với tần số của các chuyển đổi này (ví dụ: tốc độ xung nhịp của bộ xử lý).

Dòng chip logic CMOS do nước ngoài sản xuất

Dòng chip logic CMOS sản xuất trong nước

  • Trên bóng bán dẫn CMOS (CMOS):
    • 164, 176, 561 và 564 tương ứng với dòng 4000, nhưng 164 và 176 chỉ có nguồn điện 9V;
    • dòng 1554 - 74AC;
    • dòng 1561 - 4000B;
    • dòng 1564 - 74HC;
    • Dòng 1594 - 74ACT;
    • dòng 5564 - 74HCT;