Thực đơn
trang chủWindows 7

Các phần tử logic của bóng bán dẫn kmop. Cơ sở phần tử của các logic khác nhau: mạch, ttl, ttlsh, kmop

Các mạch tích hợp logic bóng bán dẫn-bóng bán dẫn là các cụm vi mô có mức độ tích hợp thấp, được chế tạo trên các bóng bán dẫn lưỡng cực. Nhược điểm chính của chúng là số lượng nhỏ trên mỗi chip, cũng như mức độ quan trọng của điện áp cung cấp và mức tiêu thụ dòng điện khá lớn.

Sơ đồ trên cho thấy một phần tử logic đơn giản - 3I - KHÔNG. Nó dựa trên bóng bán dẫn đa cực phát lưỡng cực thông thường VT1. Mức logic 0 ở đầu ra của nó sẽ xuất hiện nếu có mức cao trên cả ba bộ phát cùng một lúc. VT2 đảm nhận chức năng đảo ngược (phần tử KHÔNG) và VT1 đa bộ phát là phần tử logic 3I.

Bất chấp những nhược điểm đã liệt kê, dòng TTL phổ biến nhất là K155 hiện nay lại cực kỳ phổ biến, hãy xem có thể lắp ráp được bao nhiêu chiếc radio tự chế.

Dòng K155 là dòng TTL lớn nhất. Nó chứa hơn 100 cụm vi mô thực hiện các chức năng và phép toán logic khác nhau (AND, OR, NOT, AND - NOT, OR - NOT, flip-flop, thanh ghi, bộ đếm, bộ cộng.

Mức logic một trong các vi mạch của dòng TTL này nằm trong dải điện áp từ 2,4 V đến 5 V) và mức 0 logic không quá 0,4 V.

Hầu hết tất cả các cụm vi mô trong dòng sản phẩm này đều được sản xuất dưới dạng gói 14 chân tiêu chuẩn. Với một dấu chấm hoặc dấu khóa biểu thị thiết bị đầu cuối đầu tiên. Chân thứ 7 là thân hoặc dấu trừ. 14 nằm đối diện đầu tiên là một điểm cộng.

Bước tiếp theo trong quá trình phát triển K155 là dòng K555, trong đó nguyên lý TTL cơ bản được giữ lại nhưng các mối nối cực thu của bóng bán dẫn đã được thêm vào. Vì vậy, dòng K555 được gọi là TTLsh (TTL và diode Schottky). Trong TTLSH, mức tiêu thụ điện năng giảm khoảng 2 lần và hiệu suất tăng mạnh.

Chip CMOS

Chữ K ở đầu chữ viết tắt là viết tắt của - bổ túc. Trong thực tế, điều này có nghĩa là vi lắp ráp sử dụng các cặp có cùng tham số, nhưng một bóng bán dẫn có cổng loại n và cổng kia tương ứng là loại p. Chúng còn được gọi là CMOS (Chất bán dẫn oxit kim loại bổ sung).

Hình vẽ minh họa một ví dụ về cổng NOT cơ bản cổ điển. Nghĩa là, nếu một đơn vị đến đầu vào thì đầu ra sẽ là số 0 logic và ngược lại.

Yếu tố 2I – KHÔNG. Bạn có thể dễ dàng lấy được từ một vài phần tử logic này và từ một số flip-flop - một bộ đếm, một thanh ghi và một thiết bị lưu trữ cơ bản.

Và bây giờ là về điều thú vị: ở tần số hoạt động tối đa, các phần tử CMOS kém hơn đáng kể so với logic khác dựa trên bóng bán dẫn lưỡng cực (TTL) và chúng cực kỳ nhạy cảm với tĩnh điện.


Vi mạch dựa trên cấu trúc KMDP

IC kỹ thuật số dựa trên cấu trúc CMOS ngày càng được sử dụng nhiều trong việc phát triển nhiều loại mạch điện tử, vì những lý do rất chính đáng. IC KMDP là thiết bị rất linh hoạt và dễ sử dụng, có các đặc tính độc đáo không điển hình cho các loại IC kỹ thuật số khác.

Các IC này được gọi là bổ sung vì chúng được chế tạo trên cơ sở các bóng bán dẫn CMOS, tức là. dựa trên các cặp tranzito hiệu ứng trường có cấu trúc: kim loại - oxit (điện môi) - bán dẫn, có các đặc tính và kênh rất giống nhau với các loại dẫn điện khác nhau. IC được chế tạo theo nguyên tắc này tiêu thụ điện năng từ nguồn điện ít hơn đáng kể so với tất cả các IC khác và có thể hoạt động ở nhiều mức điện áp cung cấp hơn. Đồng hồ đeo tay điện tử và thiết bị ô tô, thiết bị điện tử y tế, máy thu truyền hình, máy tính cầm tay chỉ là một vài ví dụ về thiết bị sử dụng IC CMDP.

Ưu điểm chính của IC kỹ thuật số dựa trên cấu trúc CMOS là điện trở đầu vào cao của bóng bán dẫn (Rin) 10 12 Ohms) và mức độ tích hợp cao. Khi triển khai các thiết bị xung trên các phần tử logic CMOS tích hợp, điện trở của các điện trở định thời do điện trở đầu vào của bóng bán dẫn cao không bị giới hạn ở trên; do đó, để thu được các xung có thời lượng dài, điện dung của tụ định thời không được được tăng lên.

Cấu trúc bổ sung là các cặp bóng bán dẫn lưỡng cực (p-n-p và n-p-n) hoặc MIS (kênh p và kênh n) bổ sung, có thể cải thiện đáng kể hiệu suất của IC. Chúng được chế tạo trên một chất nền thông thường trong các túi cách ly với chất nền bằng tiếp giáp pn hoặc một màng điện môi. Các bóng bán dẫn bổ sung được chế tạo dưới dạng cấu trúc ngang và dọc.

Trong các bóng bán dẫn có cấu trúc nằm ngang, bộ phát, đế và bộ thu được đặt trên cùng một mặt phẳng nằm ngang, do đó các hạt tải điện thiểu số được đưa vào đế không di chuyển vuông góc với bề mặt tinh thể mà dọc theo nó. Các bóng bán dẫn như vậy được gọi là đầu cuối (bên). Trong sản xuất cuối cùng

bóng bán dẫn p-n-p - sự hình thành các bộ phát được thực hiện trong quá trình khuếch tán cơ bản của bóng bán dẫn n-p-n -. Sau đó, thông qua sự khuếch tán cơ sở thứ hai, bộ phát của bóng bán dẫn pnp được bao quanh bởi bộ thu. Đế của bóng bán dẫn là lớp bán dẫn loại n ban đầu giữa các vùng này. Chiều rộng của đế và do đó giá trị của hệ số truyền dòng điện cơ sở được xác định bởi khoảng cách giữa các cửa sổ được khắc ở chế độ ảnh đối với bộ phát và bộ thu.

Trong các cấu trúc thẳng đứng, đế nằm dưới bộ phát (các hạt mang thiểu số được đưa vào di chuyển theo hướng vuông góc với bề mặt tinh thể). Tất cả ba vùng của bóng bán dẫn pnp (bộ thu, cơ sở và bộ phát) đều được hình thành bằng cách khuếch tán. Các cấu trúc bổ sung như vậy rất khó chế tạo do yêu cầu độ chính xác cao đối với nồng độ tạp chất tạp chất. Tuy nhiên, các bóng bán dẫn được sản xuất bằng công nghệ này có hệ số truyền dòng cơ sở lớn hơn các bóng bán dẫn có cấu trúc nằm ngang và điện áp đánh thủng cao của điểm nối bộ thu.

Bộ biến tần logic CMOS (CMOS)

Các vi mạch dựa trên các bóng bán dẫn MOS bổ sung (vi mạch CMOS) được xây dựng trên cơ sở các bóng bán dẫn MOS có kênh n và p. Điện thế đầu vào tương tự sẽ mở bóng bán dẫn kênh n và đóng bóng bán dẫn kênh p. Khi một logic logic được hình thành, bóng bán dẫn phía trên sẽ mở và bóng bán dẫn phía dưới sẽ đóng. Kết quả là không có dòng điện chạy qua mạch CMOS. Khi một số 0 logic được hình thành, bóng bán dẫn phía dưới sẽ mở và bóng bán dẫn phía trên sẽ đóng. Và trong trường hợp này, không có dòng điện nào chạy từ nguồn điện qua vi mạch. Phần tử logic đơn giản nhất là bộ biến tần. một biến tần được chế tạo trên các bóng bán dẫn MOS bổ sung được hiển thị trong Hình 1.


Hình 1. Sơ đồ biến tần chế tạo trên các bóng bán dẫn MOS bổ sung (Biến tần CMOS)

Nhờ tính năng này của vi mạch CMOS, chúng có lợi thế hơn các loại đã thảo luận trước đó - chúng tiêu thụ dòng điện tùy thuộc vào tần số xung nhịp áp dụng cho đầu vào. Biểu đồ gần đúng về mức tiêu thụ hiện tại của chip CMOS tùy thuộc vào tần số chuyển mạch của nó được hiển thị trong Hình 2


Hình 2. Sự phụ thuộc của mức tiêu thụ dòng điện của chip CMOS vào tần số

Cổng logic CMOS (CMDP) "VÀ"

Sơ đồ phần tử logic “NAND” trên chip CMOS thực tế trùng khớp với mạch “AND” đơn giản hóa trên các công tắc điều khiển điện tử mà chúng ta đã xem xét trước đó. Sự khác biệt là tải được kết nối không phải với dây chung của mạch mà với nguồn điện. Sơ đồ nguyên lý của phần tử logic “2I-NOT” được tạo trên các bóng bán dẫn MOS bổ sung (CMOS) được hiển thị trong Hình 3.


Hình 3. Sơ đồ nguyên lý của phần tử logic 2I-NOT được chế tạo trên các bóng bán dẫn MOS bổ sung (CMOS)

Trong mạch này, có thể sử dụng một mạch thông thường ở cánh tay trên, tuy nhiên, khi tạo ra mức tín hiệu thấp, mạch sẽ liên tục tiêu thụ dòng điện. Thay vào đó, bóng bán dẫn p-MOS được sử dụng làm tải. Những bóng bán dẫn này tạo thành một tải hoạt động. Nếu cần tạo ra điện thế cao ở đầu ra, thì các bóng bán dẫn sẽ mở, và nếu nó ở mức thấp thì chúng sẽ đóng lại.

Trong mạch của phần tử CMOS “AND” logic được hiển thị trong Hình 2, dòng điện từ nguồn điện đến đầu ra của vi mạch CMOS sẽ chạy qua một trong các bóng bán dẫn nếu ít nhất một trong các đầu vào (hoặc cả hai cùng một lúc) có điện thế thấp (mức logic bằng 0). Nếu có một mức logic ở cả hai đầu vào của phần tử CMOS “AND” logic, thì cả hai bóng bán dẫn p-MOS sẽ đóng và một điện thế thấp sẽ hình thành ở đầu ra của vi mạch CMOS. Trong mạch này, cũng như trong mạch như hình 1, nếu các bóng bán dẫn ở phía trên mở thì các bóng bán dẫn ở phía dưới sẽ đóng, do đó, ở trạng thái tĩnh, chip CMOS sẽ không tiêu thụ dòng điện từ nguồn điện.

Sơ đồ biểu diễn cổng CMOS 2NAND được hiển thị trong Hình 4 và bảng chân trị được đưa ra trong Bảng 1. Trong Bảng 1, các đầu vào được chỉ định là x 1 và x 2, và đầu ra là F.


Hình 4. Biểu diễn đồ họa ký hiệu của phần tử logic "2AND-NOT"

Bảng 1. Bảng chân lý của chip CMOS thực hiện “2NAND”

x1 x2 F
0 0 1
0 1 1
1 0 1
1 1 0
"HOẶC", được chế tạo trên bóng bán dẫn CMOS, là kết nối song song của các công tắc điều khiển điện tử. Sự khác biệt so với mạch “2OR” đơn giản đã thảo luận trước đó là tải được kết nối không phải với dây chung của mạch mà với nguồn điện. Thay vì sử dụng điện trở, bóng bán dẫn p-MOS được sử dụng làm tải. Sơ đồ nguyên lý của phần tử logic “2OR-NOT” được tạo trên các bóng bán dẫn MOS bổ sung được hiển thị trong Hình 5.
Hình 5. Sơ đồ nguyên lý của phần tử logic "OR-NOT", được tạo trên các bóng bán dẫn MOS bổ sung

Mạch cổng CMOS 2OR-NOT sử dụng các bóng bán dẫn p-MOS mắc nối tiếp làm tải. Trong đó, dòng điện từ nguồn điện sẽ chỉ chạy đến đầu ra của vi mạch CMOS nếu tất cả các bóng bán dẫn ở phía trên đều mở, tức là. nếu điện thế thấp () xuất hiện ở tất cả các đầu vào cùng một lúc. Nếu ít nhất một trong các đầu vào có mức logic một mức, thì nhánh trên của giai đoạn kéo đẩy được lắp ráp trên các bóng bán dẫn CMOS sẽ đóng lại và không có dòng điện nào từ nguồn điện chạy đến đầu ra của vi mạch CMOS.

Bảng chân lý của phần tử logic "2OR-NOT", được thực hiện bởi vi mạch CMOS, được hiển thị trong Bảng 2 và ký hiệu đồ họa của các phần tử này được hiển thị trong Hình 6.


Hình 6. Phần tử “2OR-NOT”

Bảng 2. Bảng chân trị của chip MOS thực hiện hàm logic “2OR-NOT”

x1 x2 F
0 0 1
0 1 0
1 0 0
1 1 0

Hiện nay, vi mạch CMOS đã nhận được sự phát triển lớn nhất. Hơn nữa, luôn có xu hướng giảm điện áp cung cấp của các vi mạch này. Loạt vi mạch CMOS đầu tiên, chẳng hạn như K1561 (một loại tương tự nước ngoài của C4000V) có phạm vi thay đổi điện áp nguồn khá rộng (3..18V). Trong trường hợp này, khi điện áp cung cấp của một vi mạch cụ thể giảm, tần số hoạt động tối đa của nó sẽ giảm. Sau đó, khi công nghệ sản xuất được cải tiến, các chip CMOS cải tiến có đặc tính tần số tốt hơn và điện áp cung cấp thấp hơn đã xuất hiện, chẳng hạn như SN74HC.

Các tính năng của việc sử dụng chip CMOS

Tính năng đầu tiên và chính của chip CMOS là trở kháng đầu vào cao của các chip này. Kết quả là, bất kỳ điện áp nào cũng có thể được tạo ra ở đầu vào của nó, bao gồm cả điện áp bằng một nửa điện áp nguồn và được lưu trữ ở đó trong một thời gian khá dài. Khi một nửa năng lượng được cung cấp cho đầu vào của phần tử CMOS, các bóng bán dẫn sẽ mở ở cả nhánh trên và nhánh dưới của giai đoạn đầu ra, kết quả là vi mạch bắt đầu tiêu thụ dòng điện lớn không thể chấp nhận được và có thể bị hỏng. Phần kết luận: Đầu vào của chip CMOS kỹ thuật số không bao giờ được phép rời khỏi kết nối!

Đặc điểm thứ hai của chip CMOS là chúng có thể hoạt động khi tắt nguồn. Tuy nhiên, hầu hết chúng thường hoạt động không chính xác. Tính năng này liên quan đến thiết kế của giai đoạn đầu vào. Sơ đồ mạch hoàn chỉnh của biến tần CMOS được hiển thị trong Hình 7.


Hình 7. Sơ đồ mạch hoàn chỉnh của biến tần CMOS

Điốt VD1 và VD2 được giới thiệu để bảo vệ tầng đầu vào khỏi sự cố do tĩnh điện. Đồng thời, khi đặt một điện thế cao vào đầu vào của vi mạch CMOS, nó sẽ đi qua diode VD1 đến bus nguồn của vi mạch và vì nó tiêu thụ một dòng điện đủ nhỏ nên vi mạch CMOS sẽ bắt đầu hoạt động. . Tuy nhiên, trong một số trường hợp, dòng điện này có thể không đủ để cấp nguồn cho các vi mạch. Kết quả là chip CMOS có thể không hoạt động bình thường. Phần kết luận: Nếu chip CMOS không hoạt động bình thường, hãy kiểm tra cẩn thận nguồn điện cấp vào chip, đặc biệt là các khu nhà ở. Nếu cực âm được hàn kém thì điện thế của nó sẽ khác với điện thế của dây chung trong mạch.

Đặc điểm thứ tư của vi mạch CMOS là dòng xung chạy qua mạch điện khi nó chuyển từ trạng thái 0 sang trạng thái một và ngược lại. Kết quả là, khi chuyển từ vi mạch TTL sang vi mạch tương tự CMOS, độ ồn tăng mạnh. Trong một số trường hợp, điều này rất quan trọng và cần phải từ bỏ việc sử dụng vi mạch CMOS để chuyển sang sử dụng vi mạch BICMOS.

Mức logic của chip CMOS

Mức logic của chip CMOS khác biệt đáng kể so với . Trong trường hợp không có dòng tải, điện áp ở đầu ra của chip CMOS trùng với điện áp nguồn (mức logic là một) hoặc với điện thế của dây chung (mức logic bằng 0). Khi dòng tải tăng, điện áp đơn vị logic có thể giảm xuống 2,8V (U p = 15V) so với điện áp nguồn. Mức điện áp cho phép ở đầu ra của vi mạch CMOS kỹ thuật số (dòng vi mạch K561) với nguồn điện 5 volt được thể hiện trong Hình 8.


Hình 8. Các mức tín hiệu logic ở đầu ra của chip CMOS kỹ thuật số

Như đã đề cập trước đó, điện áp ở đầu vào của chip kỹ thuật số so với đầu ra thường được cho phép trong giới hạn lớn. Đối với chip CMOS, chúng tôi đã đồng ý mức chênh lệch 30%. Ranh giới của mức logic 0 và mức 1 đối với vi mạch CMOS với nguồn cung cấp 5 volt được hiển thị trong Hình 9.


Hình 9. Các mức tín hiệu logic ở đầu vào của chip CMOS kỹ thuật số

Khi điện áp nguồn giảm, ranh giới của logic 0 và logic 1 có thể được xác định theo cách tương tự (chia điện áp nguồn cho 3).

Họ IC CMOS

Các chip CMOS đầu tiên không có điốt bảo vệ ở đầu vào nên việc lắp đặt chúng gặp nhiều khó khăn đáng kể. Đây là dòng chip K172. Dòng chip CMOS cải tiến tiếp theo, dòng K176, đã nhận được các điốt bảo vệ này. Nó khá phổ biến ngày nay. Dòng K1561 hoàn thành quá trình phát triển thế hệ chip CMOS đầu tiên. Họ này đã đạt được tốc độ 90 ns và dải điện áp cung cấp 3 ... 15 V. Vì thiết bị nước ngoài hiện đang phổ biến rộng rãi nên tôi sẽ đưa ra một loại tương tự nước ngoài của các vi mạch CMOS này - C4000B.

Một bước phát triển tiếp theo của chip CMOS là dòng SN74HC. Những vi mạch này không có chất tương tự trong nước. Chúng có tốc độ 27 ns và có thể hoạt động ở dải điện áp 2 ... 6 V. Chúng trùng khớp về sơ đồ chân và phạm vi chức năng, nhưng không tương thích với chúng ở mức logic, vì vậy các vi mạch CMOS của dòng SN74HCT đã được phát triển tại đồng thời (tương tự trong nước là K1564) tương thích với các vi mạch TTL và mức logic.

Vào thời điểm này, đã có sự chuyển đổi sang nguồn điện ba volt. Các vi mạch CMOS SN74ALVC với thời gian trễ tín hiệu là 5,5 ns và dải công suất 1,65 ... 3,6 V đã được phát triển cho nó. Các vi mạch tương tự có khả năng hoạt động với nguồn điện 2,5 V. Thời gian trễ tín hiệu tăng lên 9 ns.

Họ chip CMOS hứa hẹn nhất hiện nay được coi là họ SN74AUC với thời gian trễ tín hiệu là 1,9 ns và dải nguồn điện là 0,8 ... 2,7 V.

CMOS viết tắt là viết tắt của MOSFET bổ sung. COSMOS viết tắt đôi khi cũng được sử dụng, viết tắt của "cấu trúc MOS đối xứng bổ sung". Các phần tử logic của phân họ này được xây dựng trên cả “bóng bán dẫn hiệu ứng trường MOS kênh-channel và bóng bán dẫn hiệu ứng trường MOS kênh /^-. Các mẫu của phân họ này được đặc trưng bởi tính đối xứng rõ rệt. Khi phát triển các mạch, chỉ sử dụng MOSFET tự quay (xem Boit, Electronics, phần 2, phần 8.2, MOSFET).
Tính đối xứng của các mạch được thể hiện rõ đặc biệt trong mạch của phần tử NOT (Hình 6.91). Nếu mức I hoạt động ở đầu vào A, ví dụ +5 V, thì bóng bán dẫn T2 sẽ được mở khóa. Tại nguồn và đế của nó có 0 V. Điện áp cổng tới nguồn UGS là +5 V. +5 V được áp dụng cho nguồn và đế của bóng bán dẫn Tx.

Nếu +5 V cũng được áp vào điện cực điều khiển thì điện áp nguồn cổng UGS = 0 V. Bóng bán dẫn Tx bị khóa. Nếu Tx bị khóa và T2 mở thì đầu ra của phần tử Z có mức L (Hình 6.92).
Nếu mức i-O V hoạt động ở đầu vào A thì bóng bán dẫn T2 bị tắt và điện áp cổng tới nguồn UGS là O V. Điện áp cổng tới nguồn của bóng bán dẫn Tu UGS = -5 V, vì nguồn điện áp là +5 V và điện áp cổng là O V. Bóng bán dẫn được mở khóa. Nếu Tx mở và T2 bị khóa thì đầu ra của phần tử Z ở mức H.
Trong phần tử CMOS NON, một bóng bán dẫn luôn bật và bóng bán dẫn còn lại tắt.
Nếu đầu ra của phần tử KHÔNG ở mức 0 thì phần tử đó thực tế không tiêu thụ dòng điện vì Tx bị khóa. Nếu mức H KHÔNG hoạt động ở đầu ra của phần tử thì phần tử đó cũng hầu như không tiêu thụ dòng điện vì T2 hiện đã bị khóa. Để điều khiển các phần tử mắc nối tiếp, cũng không cần dòng điện vì các bóng bán dẫn hiệu ứng trường hầu như không tiêu thụ điện năng. Chỉ trong quá trình chuyển đổi, một dòng điện nhỏ được tiêu thụ từ nguồn điện, vì cả hai bóng bán dẫn đều mở đồng thời nhưng trong thời gian ngắn. Một trong các bóng bán dẫn chuyển từ trạng thái mở sang tắt và chưa tắt hoàn toàn, còn bóng bán dẫn kia chuyển từ trạng thái tắt sang mở và chưa tắt hoàn toàn. Các tụ điện bóng bán dẫn cũng phải được sạc lại.
Tất cả các phần tử CMOS được thiết kế sao cho trong nhánh hiện tại, một bóng bán dẫn đóng và bóng bán dẫn kia mở. Mức tiêu thụ điện năng của các phần tử CMOS cực kỳ thấp. Nó phụ thuộc chủ yếu vào số lượng công tắc mỗi giây hoặc tần số chuyển mạch.
Các phần tử CMOS có mức tiêu thụ điện năng thấp.
Trong bộ lễ phục. Hình 6.93 thể hiện mạch CMOS điển hình sau đây. Nếu mức L hoạt động ở cả hai đầu vào thì các bóng bán dẫn 7' và T2 sẽ mở, các bóng bán dẫn Tg và T4 sẽ bị khóa. Tu và T2 với O V trên A và B có UGS = - 5 V, còn T3 và T4 có UGS = O V. Mức H được áp dụng ở đầu ra Z.
Nếu ở đầu vào A có mức H (+5 V), và ở đầu vào 5 có mức L (O V) thì Tu đóng và T2 mở. Đường dẫn từ nguồn điện đến đầu ra Z bị chặn bởi một bóng bán dẫn tắt.

Đồng thời, bóng bán dẫn T3 được mở khóa và khoảng 0 V hoạt động ở đầu ra Z, tức là mức L. G4 bị khóa. Z luôn có mức Z nếu ít nhất một đầu vào có mức H. Bàn làm việc tương ứng với mạch (Hình 6.93) được hiển thị trong Hình. 6,94. Mạch thực hiện thao tác OR-NOT với logic dương.
Hoạt động logic nào được thực hiện bởi mạch trong hình. 6,95? Trước hết, một bảng tính phải được biên soạn cho sơ đồ. Nếu mức Z (O V) hoạt động ở cả hai đầu vào thì bóng bán dẫn T( và T2 mở (UGS = - 5 V). Bóng bán dẫn T3 và G4 đóng (UGS = O V). Đầu ra ở mức L.
Nếu # mức (+5 V) hoạt động ở cả hai đầu vào thì bóng bán dẫn Tb và T4 mở, còn bóng bán dẫn Tx và T2 đóng. Đầu ra Z sẽ được đặt ở mức Z.
Nếu mức I được áp dụng cho một đầu vào và mức Z cho đầu vào kia thì một trong các bóng bán dẫn phía trên trong Hình. 6.95 (7^ hoặc T2) mở. Một trong những cái thấp hơn (T3 hoặc G4) bị khóa. Mức if sẽ được áp dụng cho đầu ra thông qua các bóng bán dẫn mở. Trong bộ lễ phục. Hình 6.96 thể hiện bảng chân lý tương ứng. Mạch thực hiện chức năng AND-NOT theo logic dương.

Các phần tử CMOS được sản xuất chủ yếu dưới dạng các phần tử NAND và NOR.
Một phần tử đặc biệt của phân họ CMOS là phần tử chuyển giao. Nó bao gồm một bóng bán dẫn MOS kênh i được kết nối song song và một bóng bán dẫn MOS kênh ^ (Hình 6.97).
Phần tử truyền động hoạt động như một công tắc.
Nếu mức H được áp dụng cho Gx (ví dụ +5 V) và mức L (O V) được áp dụng cho G2 thì cả hai bóng bán dẫn đều bị tắt. Trong bóng bán dẫn kênh MOS, điện áp 0 V được đặt giữa điện cực điều khiển và chất nền, việc hình thành kênh dẫn giữa nguồn và cống trở nên bất khả thi. Ngoài ra, trong bóng bán dẫn MOS kênh i, điện áp 0 V được đặt giữa điện cực điều khiển và chất nền.Ở đây, kênh dẫn điện cũng không thể phát sinh. Điện trở giữa các điểm A và Z đạt tới vài trăm MOhm.
Nếu bật<7, действует уровень L (О В), а на G2 — уровень Н (+5 В), то напряжение затвора /^-канального МОП-транзистора относительно подложки будет —5 В. Напряжение затвора и-канального МОП-транзистора относительно подложки +5 В. При этих напряжениях образуются проводящие каналы между истоком и стоком. Канал между А и Z будет низкоомным (примерно от 200 Ом до 400 Ом). Рабочая таблица представлена на рис. 6.98.
Các mức ở đầu vào Gl và G2 luôn được áp dụng ngược pha. Việc kiểm soát có thể xảy ra bằng cách sử dụng phần tử NOT (Hình 6.99). Điều này dẫn đến một khóa hai chiều. Đối với các bóng bán dẫn hiệu ứng trường của phần tử chuyển giao, nguồn và cống có thể thay đổi chức năng của chúng. Do đó, đầu ra cổng được chỉ định ở giữa dòng thông thường của nó (Hình 6.99).
IC CMOS tích hợp luôn chứa nhiều phần tử logic có thể được sử dụng riêng lẻ hoặc như một hàm logic phức tạp duy nhất. Trong bộ lễ phục. Hình 6.100 cho thấy cấu trúc của mạch CD 4000 A. Mạch này chứa hai cổng OR-HE với ba cổng vào mỗi cổng và một cổng NOT. Mạch CD 4012 A (Hình 6.101) chứa hai phần tử NAND với bốn đầu vào mỗi phần.
Mạch tích hợp thiết bị logic số học chứa nhiều phần tử CMOS. Trong bộ lễ phục. Hình 6.102 thể hiện mạch của thanh ghi dịch 4 bit. Sơ đồ này được thảo luận chi tiết trong Chap. số 8.

Cơm. 6.102. CD 4015 Mạch đăng ký dịch chuyển 4 bit CMOS (RCA)

Chip CD 4008 A là bộ cộng đầy đủ 4 bit. Các bộ cộng đầy đủ sẽ được thảo luận chi tiết trong Chương. 10. Mạch được hiển thị ở đây là một ví dụ về thiết kế mạch CMOS (Hình 6.103).
Mạch tích hợp CMOS có thể được sản xuất với mật độ phần tử rất cao,
Bạn có thể lắp mạch của toàn bộ máy tính vào một con chip. Cải tiến hơn nữa của công nghệ dẫn đến sự gia tăng mật độ đóng gói có thể.
Điện áp cung cấp của các phần tử CMOS có thể dao động trong phạm vi rộng.
Đối với dòng CD-4000-A (Hình 6.100—6.103), nhà sản xuất RCA chỉ ra dải điện áp nguồn từ 3 V đến 15 V. Các đặc tính truyền tải điển hình cho một dải điện áp nguồn được hiển thị trong Hình 2. 6.104.
Điện áp nguồn thường là +5 V và +10 V. Đối với các điện áp nguồn này trong Hình. Hình 6.105 và 6.106 thể hiện sơ đồ mức độ. Điện áp cung cấp cao hơn được đặc trưng bởi khả năng chống nhiễu tốt hơn.
Sự khác biệt giữa mức L và H, mức chịu trách nhiệm về khả năng chống nhiễu, đối với mạch CMOS là khoảng 30% đến 40% điện áp nguồn.
Bảng sau đây hiển thị các tham số quan trọng nhất của các phần tử CMOS:

Cơm. 6.103. CD 4008 Mạch cộng đầy đủ 4 bit CMOS (RCA)


Cơm. 16.10.

Sự khác biệt cơ bản giữa mạch CMOS và công nghệ nMOS là không có điện trở hoạt động trong mạch. Một cặp bóng bán dẫn với loại kênh khác nhau được kết nối với mỗi đầu vào của mạch. Các bóng bán dẫn có kênh loại p được kết nối bằng đế với nguồn điện, do đó, sự hình thành kênh trong chúng sẽ xảy ra khi hiệu điện thế giữa đế và cổng đủ lớn và điện thế ở cổng phải âm. so với chất nền. Trạng thái này được đảm bảo bằng cách đưa điện thế đất vào cổng (tức là logic 0). Các bóng bán dẫn có kênh loại n được kết nối bằng đế với mặt đất, do đó, sự hình thành kênh trong chúng sẽ xảy ra khi điện thế nguồn được cấp vào cổng (tức là logic 1). Việc áp dụng đồng thời số 0 logic hoặc số logic cho các cặp bóng bán dẫn như vậy với các loại kênh khác nhau dẫn đến thực tế là một bóng bán dẫn của cặp nhất thiết phải mở và bóng bán dẫn kia sẽ đóng. Do đó, các điều kiện được tạo ra để kết nối đầu ra với nguồn điện hoặc với mặt đất.

Vì vậy, trong trường hợp đơn giản nhất, đối với mạch biến tần (Hình 16.10) tại A = 0, bóng bán dẫn VT1 sẽ mở và VT2 sẽ đóng. Do đó, đầu ra của mạch F sẽ được kết nối qua kênh VT1 với nguồn điện, tương ứng với trạng thái logic: F=1. Tại A=1, bóng bán dẫn VT1 sẽ đóng (cổng và chất nền có cùng điện thế) và VT2 sẽ mở. Vì vậy, đầu ra của mạch F sẽ được nối qua kênh của Transistor VT2 xuống đất. Điều này tương ứng với trạng thái logic 0: F=0.

Phép cộng logic (Hình 16.11) được thực hiện bằng cách nối nối tiếp các kênh p của bóng bán dẫn VT1 và VT2. Khi có ít nhất một thiết bị được cung cấp, một kênh duy nhất sẽ không hình thành cho các bóng bán dẫn này. Đồng thời, nhờ kết nối song song VT3 và VT4, Transistor tương ứng ở phía dưới mạch được mở ra, đảm bảo kết nối đầu ra F với đất. Hóa ra F=0 khi có ít nhất một logic 1 được áp dụng - đây là quy tắc OR-NOT.


Cơm. 16.11.

Chức năng NAND được thực hiện thông qua kết nối song song của VT1 và VT2 ở phần trên của mạch và kết nối nối tiếp của VT3 và VT4 ở phần dưới (Hình 16.12). Nếu mức 0 được áp dụng cho ít nhất một đầu vào, một kênh duy nhất trên VT3 và VT4 sẽ không được hình thành, đầu ra sẽ bị ngắt khỏi mặt đất. Đồng thời, ít nhất một bóng bán dẫn ở phần trên của mạch (đến cổng áp dụng số 0 logic) sẽ cung cấp kết nối đầu ra F với nguồn điện: F = 1 khi áp dụng ít nhất một số 0 - quy tắc AND-NOT.


Cơm. 16.12.

Bản tóm tắt ngắn gọn

Tùy theo cơ sở phần tử mà có các công nghệ sản xuất IC khác nhau. Những cái chính là TTL trên bóng bán dẫn lưỡng cực và nMOS và CMOS trên bóng bán dẫn hiệu ứng trường.

Điều khoản quan trọng

công nghệ nMOS bóng bán dẫn hiệu ứng trường với kênh cảm ứng loại n.

Bộ đệm 3 trạng thái- phần đầu ra của mạch TTL, cung cấp khả năng chuyển sang trạng thái trở kháng cao thứ ba.

Công nghệ CMOS- Công nghệ sản xuất IC dựa trên bóng bán dẫn hiệu ứng trường với các kênh có cả hai loại dẫn điện.

Bộ sưu tập mở– một tùy chọn để triển khai phần đệm của các phần tử TTL không có điện trở trong mạch tải, phần này được loại bỏ bên ngoài mạch.

Mạch tải điện trở– Mạch TTL trong đó trạng thái của mạch đệm được xác định bởi trạng thái của không phải một mà là hai bóng bán dẫn.

Logic bóng bán dẫn– Công nghệ sản xuất IC dựa trên bóng bán dẫn lưỡng cực.

Chữ viết tắt được chấp nhận

CMOS – bổ sung, kim loại, oxit, chất bán dẫn

Bộ thực hành

Bài tập bài 16

Bài tập 1

Tùy chọn 1 cho bài tập 1.Vẽ mạch của phần tử NOR 3 đầu vào bằng công nghệ nMOS.

Phương án 2 cho bài tập 1.Vẽ mạch của phần tử NAND 3 đầu vào bằng công nghệ nMOS.

Phương án 3 cho bài tập 1.Vẽ mạch của phần tử NOR 4 đầu vào bằng công nghệ nMOS.

Bài tập 2

Tùy chọn 1 cho bài tập 2.Vẽ mạch điện cổng NOR 3 đầu vào sử dụng công nghệ CMOS.

Phương án 2 cho bài tập 2.Vẽ mạch điện cổng NAND 3 đầu vào sử dụng công nghệ CMOS.

Phương án 3 cho bài tập 2.Vẽ mạch điện cổng NOR 4 đầu vào sử dụng công nghệ CMOS.

Bài tập 3

Tùy chọn 1 cho bài tập 3.Vẽ mạch gồm phần tử NOR 3 đầu vào bằng công nghệ TTL.

Phương án 2 cho bài tập 3.Vẽ sơ đồ phần tử NAND 3 đầu vào sử dụng công nghệ TTL.

Phương án 3 cho bài tập 3.Vẽ mạch phần tử NOR 4 đầu vào bằng công nghệ TTL.

Bài tập 4

Tùy chọn 1 cho bài tập 4.Vẽ mạch gồm phần tử OR 3 đầu vào bằng công nghệ nMOS.

Phương án 2 cho bài tập 4.Vẽ mạch gồm phần tử AND 3 đầu vào bằng công nghệ nMOS.

Phương án 3 cho bài tập 4.Vẽ mạch của phần tử OR 4 đầu vào bằng công nghệ nMOS.

Bài tập 5

Phương án 1 cho bài tập 5.Vẽ mạch của cổng OR 3 đầu vào bằng công nghệ CMOS.

Phương án 2 cho bài tập 5.Vẽ sơ đồ mạch của phần tử AND 3 đầu vào sử dụng công nghệ CMOS.

Phương án 3 cho bài tập 5.Vẽ mạch của cổng OR 4 đầu vào bằng công nghệ CMOS.

Bài tập 6

Phương án 1 cho bài tập 6.Vẽ mạch gồm phần tử OR 3 đầu vào bằng công nghệ TTL.

Phương án 2 cho bài tập 6.Vẽ mạch gồm phần tử AND 3 đầu vào bằng công nghệ TTL.

Phương án 3 cho bài tập 6.Vẽ mạch gồm phần tử OR 4 đầu vào bằng công nghệ TTL.

Bài tập 7

Phương án 1 cho bài tập 7.Vẽ sơ đồ phần tử 2I-OR-NOT bằng công nghệ TTL.

Phương án 2 cho bài tập 7.Vẽ sơ đồ phần tử 2I-OR-NOT bằng công nghệ CMOS.

Phương án 3 cho bài tập 7.Vẽ sơ đồ phần tử 2AND-OR-NOT sử dụng công nghệ nMOS.

Bài tập 8

Phương án 1 cho bài tập 8.Vẽ mạch cổng NOR 3 đầu vào với bộ đệm 3 trạng thái.

Phương án 2 cho bài tập 8.Vẽ mạch của cổng NAND 3 đầu vào với bộ thu mở.

Phương án 3 cho bài tập 8.Vẽ mạch cổng OR 3 đầu vào với bộ đệm 3 trạng thái.

GIỚI THIỆU

Hãy nói về các đặc điểm của một dòng chip logic lý tưởng. Chúng phải không tiêu hao năng lượng, có độ trễ lan truyền bằng 0, thời gian tăng giảm tín hiệu có thể kiểm soát được và có khả năng chống nhiễu tương đương 50% dao động tín hiệu đầu ra.

Các thông số của các dòng chip CMOS hiện đại (MOS bổ sung) đang tiến gần đến những đặc điểm lý tưởng này.

Đầu tiên, chip CMOS tiêu hao năng lượng thấp. Sự tiêu tán tĩnh điện điển hình ở mức 10 nV trên mỗi van, được tạo ra bởi dòng điện rò rỉ. Sự tiêu tán năng lượng hoạt động (hoặc động) phụ thuộc vào điện áp nguồn, tần số, tải đầu ra và thời gian tăng đầu vào, nhưng giá trị điển hình của nó đối với một cổng đơn ở tần số 1 MHz và tải 50 pF không vượt quá 10 mW.

Thứ hai, thời gian trễ truyền tín hiệu trong cổng CMOS tuy không bằng 0 nhưng khá nhỏ. Tùy thuộc vào điện áp nguồn điện, độ trễ truyền tín hiệu cho một phần tử thông thường nằm trong khoảng từ 25 đến 50 ns.

Thứ ba, thời gian tăng và giảm được kiểm soát và biểu diễn các hàm tuyến tính chứ không phải hàm bước. Thông thường, thời gian tăng và giảm lớn hơn 20-40% so với thời gian trễ lan truyền.

Cuối cùng, giá trị chống nhiễu điển hình đạt tới mức 50% và xấp xỉ 45% biên độ tín hiệu đầu ra.

Một yếu tố quan trọng khác có lợi cho chip CMOS là giá thành thấp, đặc biệt khi được sử dụng trong các thiết bị di động chạy bằng pin năng lượng thấp.

Nguồn điện trong các hệ thống được xây dựng trên chip CMOS có thể có công suất thấp và do đó không đắt. Do mức tiêu thụ điện năng thấp, hệ thống điện phụ có thể đơn giản hơn và do đó rẻ hơn. Không cần bộ tản nhiệt và quạt do khả năng tiêu tán điện năng thấp. Việc cải tiến liên tục các quy trình công nghệ, cũng như tăng khối lượng sản xuất và mở rộng phạm vi vi mạch CMOS được sản xuất dẫn đến giảm giá thành của chúng.

Có rất nhiều dòng chip logic CMOS. Đầu tiên trong số đó là dòng K176, sau đó là K561 (CD4000AN) và KR1561 (CD4000BN), nhưng dòng chức năng nhận được sự phát triển lớn nhất ở dòng KR1554 (74ACxx), KR1564 (74HCxx) và KR1594 (74ACTxx).

Chuỗi chức năng của vi mạch CMOS hiện đại thuộc dòng KR1554, KR1564 và KR1594 chứa các chức năng tương đương đầy đủ chức năng của các vi mạch dòng TTLSH KR1533 (74ALS) và K555 (74LS), hoàn toàn trùng khớp cả về chức năng được thực hiện và sơ đồ chân. Các vi mạch CMOS hiện đại, so với các nguyên mẫu của chúng, dòng K176 và K561, tiêu thụ năng lượng động ít hơn đáng kể và có hiệu suất nhanh hơn nhiều lần.

Để đơn giản hóa các giải pháp mạch, dòng CMOS với điện áp ngưỡng đầu vào ở mức TTL (KR1594 và một số loại khác) và mức CMOS (KR1554, KR1564 và một số loại khác) đã được phát triển. Phạm vi nhiệt độ hoạt động cho các vi mạch có mục đích chung là -40-+85C và -55-+125C cho các ứng dụng đặc biệt. Trong bảng Hình 1 cho thấy sự so sánh các đặc tính đầu vào và đầu ra của vi mạch CMOS và TTLSH.

Bảng 1. So sánh thông số điện của mạch CMOS và TTL

CÔNG NGHỆ

CMOS với cổng PCC

Cải thiện

CMOS với cổng PCC

CMOS với cổng kim loại

Tiêu chuẩn

TTLSH tiêu thụ thấp

TTLSH năng lượng thấp được cải thiện

Phản ứng nhanh

TTLSH

Công suất tiêu tán trên mỗi cổng (mW)

Tĩnh

Ở 100 kHz

Thời gian trễ lan truyền

(ns) (CL = 15 pF)

Tần số xung nhịp tối đa

(MHz) (CL = 15 pF)

Dòng điện đầu ra tối thiểu (mA)

Đầu ra tiêu chuẩn

Tỷ lệ quạt đầu ra (Tải trên mỗi đầu vào K555)

Đầu ra tiêu chuẩn

Đầu ra có khả năng tải tăng

Dòng điện đầu vào tối đa, IIL (mA) (VI = 0,4 V)

ĐẶC ĐIỂM CỦA MẠCH CMOS

Mục đích của phần này là cung cấp cho người thiết kế hệ thống kiến ​​thức cần thiết về cách hoạt động và hoạt động của IC kỹ thuật số CMOS khi tiếp xúc với các tín hiệu điều khiển khác nhau. Đã có khá nhiều bài viết về công nghệ thiết kế và sản xuất vi mạch CMOS, vì vậy ở đây chúng ta sẽ chỉ xem xét các đặc điểm thiết kế mạch của vi mạch thuộc họ này.

Mạch CMOS cơ bản là bộ biến tần như trong hình. 1. Nó bao gồm hai bóng bán dẫn hiệu ứng trường hoạt động ở chế độ làm giàu: với kênh loại P (trên) và kênh loại N (dưới). Các chân nguồn được chỉ định như sau: VDD hoặc VCC cho chân dương và VSS hoặc GND cho chân âm. Các ký hiệu VDD và VCC được mượn từ các mạch MOS thông thường và tượng trưng cho nguồn và nguồn cung cấp năng lượng tiêu hao của bóng bán dẫn. Chúng không áp dụng trực tiếp vào mạch CMOS, vì các chân nguồn là nguồn của cả hai bóng bán dẫn bổ sung. Các ký hiệu VSS hoặc GND được mượn từ các mạch TTL và thuật ngữ này được giữ lại cho các chip CMOS. Tiếp theo, các ký hiệu VCC và GND sẽ được chỉ định.

Các mức logic trong hệ thống CMOS là VCC (logic “1”) và GND (logic “0”). Bởi vì dòng điện chạy trong MOSFET “bật” hầu như không gây sụt áp trên nó và do điện trở đầu vào của cổng CMOS rất cao (đặc tính đầu vào của MOSFET chủ yếu là điện dung và trông giống với đặc tính dòng điện-điện áp của MOSFET 1012 Ohm, được nối song song bằng tụ điện 5 pF), khi đó các mức logic trong hệ thống CMOS sẽ gần như bằng điện áp của nguồn điện.

Bây giờ chúng ta hãy xem xét các đường cong đặc trưng của MOSFET để biết thời gian tăng giảm, độ trễ truyền và mức tiêu tán điện sẽ thay đổi như thế nào khi điện áp nguồn và điện dung tải thay đổi.

Trong bộ lễ phục. Hình 2 cho thấy các đường cong đặc trưng của các bóng bán dẫn hiệu ứng trường kênh N và kênh P hoạt động ở chế độ làm giàu.

Một số kết luận quan trọng rút ra từ những đặc điểm này. Xét đường cong của bóng bán dẫn kênh N có điện áp Cổng-Nguồn bằng VGS = 15 V. Cần lưu ý rằng đối với điện áp điều khiển không đổi VGS, bóng bán dẫn hoạt động như một nguồn dòng cho các giá trị VDS (Drain- Nguồn điện áp) lớn hơn VGS-VT (VT là điện áp ngưỡng của MOSFET). Đối với các giá trị VDS nhỏ hơn VGS-VT, bóng bán dẫn về cơ bản hoạt động giống như một điện trở.

Cũng cần lưu ý rằng đối với các giá trị nhỏ hơn của VGS, các đường cong tương tự nhau, ngoại trừ giá trị IDS nhỏ hơn nhiều và trên thực tế, IDS tăng theo bình phương của VGS. Transitor kênh P có các đặc tính gần như giống hệt nhau nhưng bổ sung (bổ sung).

Trong trường hợp điều khiển tải điện dung sử dụng các phần tử CMOS, sự thay đổi ban đầu về điện áp đặt vào tải sẽ là tuyến tính, do đặc tính “dòng điện” trong phần ban đầu, thu được bằng cách làm tròn đặc tính điện trở chiếm ưu thế khi giá trị VDS khác. ít từ số không. Liên quan đến biến tần CMOS đơn giản nhất được hiển thị trong Hình. 1, khi VDS giảm xuống 0, điện áp đầu ra VOUT sẽ có xu hướng VCC hoặc GND, tùy thuộc vào việc bóng bán dẫn là kênh P hay kênh N.

Nếu VCC, và do đó là VGS, tăng lên, biến tần phải tạo ra biên độ điện áp lớn hơn trên tụ điện. Tuy nhiên, với cùng mức tăng điện áp, khả năng tải của IDS tăng mạnh theo bình phương của VGS, và do đó thời gian tăng và độ trễ truyền được hiển thị trong Hình 2. 3, giảm.

Vì vậy, có thể thấy rằng đối với một thiết kế nhất định và do đó giá trị điện dung tải cố định, việc tăng điện áp nguồn sẽ làm tăng hiệu suất hệ thống. Tăng VCC sẽ tăng hiệu suất nhưng cũng tăng khả năng tiêu thụ điện năng. Điều này đúng vì hai lý do. Thứ nhất, sản phẩm CV2f và do đó công suất tăng lên. Đây là công suất tiêu tán trong mạch CMOS hoặc bất kỳ mạch tương tự nào vì lý do đã nêu ở trên khi truyền tải điện dung.

Đối với các giá trị xác định của điện dung tải và tần số chuyển mạch, công suất tiêu tán tăng tỷ lệ với bình phương điện áp rơi trên tải.

Lý do thứ hai là tích VI hoặc công suất tiêu tán trong mạch CMOS tăng khi điện áp nguồn VCC tăng (đối với VCC>2VT). Mỗi lần mạch chuyển từ trạng thái này sang trạng thái khác, sẽ có một dòng điện tạm thời chạy từ VCC sang GND thông qua hai bóng bán dẫn đầu ra mở đồng thời.

Do điện áp ngưỡng của bóng bán dẫn không thay đổi khi tăng VCC, nên dải điện áp đầu vào trong đó bóng bán dẫn trên và dưới đồng thời ở trạng thái dẫn điện sẽ tăng khi tăng VCC. Đồng thời, giá trị VCC lớn hơn sẽ cung cấp giá trị điện áp điều khiển VGS lớn hơn, điều này cũng dẫn đến sự gia tăng dòng điện JDS. Do đó, nếu thời gian tăng của tín hiệu đầu vào bằng 0 thì sẽ không có dòng điện chạy qua các bóng bán dẫn đầu ra từ VCC đến GND. Những dòng điện này phát sinh do các cạnh của tín hiệu đầu vào có thời gian tăng và giảm nhỏ hữu hạn, và do đó điện áp đầu vào cần một thời gian nhỏ hữu hạn nhất định để đi qua phạm vi trong đó hai bóng bán dẫn đầu ra được bật đồng thời. Rõ ràng, thời gian tăng và giảm của các cạnh tín hiệu đầu vào phải ở mức tối thiểu để giảm tiêu tán công suất.

Chúng ta hãy xem các đặc tính truyền tải (Hình 5) và cách chúng thay đổi theo điện áp nguồn VCC. Hãy đồng ý giả định rằng cả hai bóng bán dẫn trong bộ biến tần đơn giản nhất của chúng ta đều có các đặc tính và điện áp ngưỡng giống nhau nhưng bổ sung cho nhau. Giả sử điện áp ngưỡng VT là 2V. Nếu VCC nhỏ hơn điện áp ngưỡng 2V thì không có bóng bán dẫn nào có thể bật được và mạch sẽ không hoạt động. Trong bộ lễ phục. Hình 5a cho thấy tình huống trong đó điện áp nguồn khớp chính xác với điện áp ngưỡng. Trong trường hợp này, mạch phải hoạt động với độ trễ 100%. Tuy nhiên, đây không hẳn là hiện tượng trễ, vì cả hai bóng bán dẫn đầu ra đều bị tắt và điện áp đầu ra được duy trì trên các điện dung cổng ở phía hạ lưu của mạch. Nếu VCC nằm trong khoảng một và hai điện áp ngưỡng (Hình 5b), lượng “độ trễ” sẽ giảm khi VCC đạt đến giá trị tương đương với 2VT (Hình 5c). Ở điện áp VCC tương đương với hai điện áp ngưỡng thì không có “độ trễ”; cũng không có dòng điện chạy qua hai bóng bán dẫn đầu ra đồng thời mở trong thời điểm chuyển mạch. Khi giá trị VCC vượt quá hai điện áp ngưỡng, các đường cong đặc tính truyền bắt đầu làm tròn (Hình 5d). Khi số VIN đi qua vùng mà cả hai bóng bán dẫn đều mở, tức là. ở trạng thái dẫn điện, dòng điện chạy trong các kênh của bóng bán dẫn tạo ra sự sụt giảm điện áp, làm tròn các đặc tính.

Khi xem xét độ nhiễu của hệ thống CMOS, có ít nhất hai đặc điểm cần xem xét: khả năng chống nhiễu và biên độ nhiễu.

Các mạch CMOS hiện đại có giá trị chống nhiễu điển hình là 0,45VCC. Điều này có nghĩa là tín hiệu đầu vào sai bằng 0,45VCC hoặc nhỏ hơn so với VCC hoặc GND sẽ không truyền qua hệ thống dưới dạng mức logic bị lỗi. Điều này không có nghĩa là sẽ không có tín hiệu nào xuất hiện ở đầu ra của mạch đầu tiên. Trên thực tế, do tiếp xúc với tín hiệu nhiễu, tín hiệu đầu ra sẽ xuất hiện ở đầu ra, nhưng nó sẽ bị suy yếu về biên độ. Khi tín hiệu này truyền qua hệ thống, nó sẽ bị suy yếu hơn nữa bởi các mạch tiếp theo cho đến khi biến mất hoàn toàn. Thông thường, tín hiệu như vậy không làm thay đổi trạng thái đầu ra của phần tử logic. Trong flip-flop thông thường, xung đồng hồ đầu vào sai có biên độ 0,45VCC sẽ không thay đổi trạng thái của nó.

Nhà sản xuất chip CMOS cũng đảm bảo biên độ miễn nhiễm nhiễu là 1 Volt trên toàn bộ phạm vi điện áp và nhiệt độ cung cấp cũng như cho bất kỳ sự kết hợp đầu vào nào. Đây chỉ là sự sai lệch của đặc tính chống ồn, trong đó một bộ điện áp đầu vào và đầu ra đặc biệt được đảm bảo. Nói cách khác, từ đặc tính này, để tín hiệu đầu ra của mạch, được biểu thị bằng Vôn, nằm trong khoảng 0,1VCC so với giá trị của mức logic tương ứng (“không” hoặc “một”), tín hiệu đầu vào không được vượt quá giá trị 0. 1VCC cộng 1 Volt trên mặt đất hoặc dưới mức điện. Về mặt đồ họa, tình huống này được thể hiện trong hình. 4.

Những đặc điểm này gần giống với biên độ miễn nhiễm nhiễu của mạch TTL tiêu chuẩn, là 0,4 V (Hình 6). Để hoàn thiện bức tranh về sự phụ thuộc của điện áp đầu ra VOUT vào VIN đầu vào, chúng tôi trình bày các đường cong đặc tính truyền (Hình 5).

PHÂN TÍCH ỨNG DỤNG TRONG HỆ THỐNG

Phần này thảo luận về các tình huống khác nhau phát sinh trong quá trình phát triển hệ thống: đầu vào không được sử dụng, kết nối song song các phần tử để tăng khả năng tải, nối dây các bus dữ liệu, phối hợp với các phần tử logic của các họ khác.

ĐẦU VÀO CHƯA SỬ DỤNG

Nói một cách đơn giản, không nên để các đầu vào không được sử dụng mà không được kết nối. Do điện trở đầu vào rất cao (1012 ohm), đầu vào linh hoạt có thể trôi giữa logic 0 và logic 1, tạo ra hành vi đầu ra mạch không thể đoán trước và các sự cố hệ thống liên quan. Tất cả đầu vào không sử dụng phải được kết nối với bus nguồn, dây “chung” hoặc đầu vào có thể sử dụng khác. Sự lựa chọn hoàn toàn không phải là ngẫu nhiên, vì cần tính đến tác động có thể có đối với khả năng tải đầu ra của mạch. Ví dụ: hãy xem xét cổng 4NAND bốn đầu vào được sử dụng làm cổng logic 2NAND hai đầu vào. Cấu trúc bên trong của nó được thể hiện trong hình. 7. Đặt đầu vào A và B là đầu vào không sử dụng.

Nếu các đầu vào không sử dụng phải được kết nối với mức logic cố định thì đầu vào A và B phải được kết nối với đường ray điện để cho phép các đầu vào còn lại hoạt động. Điều này sẽ bật các bóng bán dẫn A và B phía dưới và tắt các bóng bán dẫn A và B phía trên tương ứng. Trong trường hợp này, không thể bật nhiều hơn hai bóng bán dẫn phía trên cùng một lúc. Tuy nhiên, nếu đầu vào A và B được kết nối với đầu vào C, điện dung đầu vào sẽ tăng gấp ba lần, nhưng mỗi khi đầu vào C chuyển về mức logic 0, các bóng bán dẫn trên cùng A, B và C sẽ bật, tăng gấp ba lần dòng điện đầu ra tối đa ở mức logic một. . Nếu đầu vào D cũng nhận được mức logic 0 thì tất cả bốn bóng bán dẫn phía trên đều được bật. Do đó, việc kết nối các đầu vào không sử dụng của phần tử NAND với bus nguồn (HOẶC-KHÔNG với dây “chung”) sẽ bật chúng lên, nhưng việc kết nối các đầu vào không sử dụng với các đầu vào đã sử dụng khác đảm bảo tăng dòng điện đầu ra của logic “một”. Mức ”, trong trường hợp phần tử AND-NOT (hoặc dòng điện vào đầu ra ở mức logic “không”, trong trường hợp phần tử OR-NOT).

Đối với các bóng bán dẫn mắc nối tiếp, dòng điện đầu ra không tăng. Trong trường hợp này, phần tử logic nhiều đầu vào có thể được sử dụng để điều khiển trực tiếp một tải mạnh, ví dụ như cuộn dây rơle hoặc đèn sợi đốt.

KẾT NỐI SONG SONG CỦA CÁC YẾU TỐ LOGIC

Tùy thuộc vào loại phần tử logic, việc kết hợp các đầu vào đảm bảo tăng khả năng tải đối với dòng rò hoặc dòng chìm, nhưng không phải cả hai cùng một lúc. Để đảm bảo tăng hai dòng điện đầu ra, cần kết nối song song một số phần tử logic (Hình 8). Trong trường hợp này, khả năng tải có thể tăng lên bằng cách kết nối song song nhiều chuỗi bóng bán dẫn (Hình 7), do đó làm tăng dòng điện đầu ra tương ứng.

ĐỊNH TUYẾN XE BUÝT DỮ LIỆU

Có hai cách chính để làm điều này. Phương pháp đầu tiên là kết nối song song các phần tử đệm CMOS thông thường (ví dụ:). Và phương pháp thứ hai, thích hợp nhất là kết nối các phần tử với ba trạng thái đầu ra.

LỌC NHIỄU NGUỒN ĐIỆN

Vì mạch CMOS có thể hoạt động trên một phạm vi điện áp cung cấp rộng (3-15 V) nên cần phải lọc ở mức tối thiểu. Giá trị điện áp nguồn tối thiểu được xác định bởi tần số hoạt động tối đa của phần tử nhanh nhất trong hệ thống (thường là một phần rất nhỏ của hệ thống hoạt động ở tần số tối đa). Nên chọn các bộ lọc để duy trì điện áp cung cấp khoảng một nửa giữa giá trị tối thiểu được chỉ định và điện áp tối đa mà tại đó các vi mạch vẫn hoạt động. Tuy nhiên, nếu muốn giảm thiểu sự tiêu hao điện năng thì điện áp nguồn phải được chọn ở mức thấp nhất có thể mà vẫn đáp ứng được yêu cầu về hiệu suất.

GIẢM THIỂU TẢN NHIỆT ĐIỆN CỦA HỆ THỐNG

Để giảm thiểu mức tiêu thụ điện năng của hệ thống, nó phải hoạt động ở tốc độ tối thiểu, thực hiện nhiệm vụ ở điện áp cung cấp tối thiểu. Các giá trị tức thời của mức tiêu thụ điện năng động (AC) và tĩnh (DC) đều tăng, cả khi tần số và điện áp của nguồn điện ngày càng tăng. Tiêu thụ điện năng động (AC) là một chức năng của sản phẩm CV2f. Đây là công suất tiêu tán trong phần tử đệm điều khiển tải điện dung.

Rõ ràng là mức tiêu thụ năng lượng động tăng tỷ lệ thuận với tần số và tỷ lệ thuận với bình phương điện áp nguồn. Nó cũng tăng theo điện dung tải, chủ yếu được xác định bởi hệ thống và không thay đổi. Điện năng tiêu thụ tĩnh (DC) bị tiêu hao tại thời điểm chuyển mạch và là tích số của VI. Trong bất kỳ phần tử CMOS nào, một dòng điện tức thời phát sinh từ bus nguồn đến dây “chung” (tại VCC>2VT) Hình. 9.

Biên độ dòng điện tối đa là hàm tăng nhanh của điện áp đầu vào, do đó là hàm của điện áp nguồn (Hình 5d).
Giá trị thực của tích VI của công suất tiêu tán trong hệ thống được xác định bằng ba chỉ tiêu: điện áp của nguồn điện, tần số và thời gian các cạnh tăng và giảm của tín hiệu đầu vào. Một yếu tố rất quan trọng là thời gian tăng của tín hiệu đầu vào. Nếu thời gian tăng dài thì công suất tiêu tán tăng vì đường dẫn hiện tại được thiết lập trong toàn bộ thời gian tín hiệu đầu vào đi qua vùng giữa điện áp ngưỡng của bóng bán dẫn trên và dưới. Về mặt lý thuyết, nếu thời gian tăng được coi là bằng 0 thì sẽ không có đường dẫn dòng điện nào xảy ra và công suất VI sẽ bằng 0. Tuy nhiên, vì thời gian tăng tất nhiên là nhỏ nên luôn có dòng điện chạy qua tăng nhanh khi điện áp nguồn tăng.

Còn một trường hợp nữa liên quan đến thời gian tăng của tín hiệu đầu vào và mức tiêu thụ điện năng. Nếu mạch được sử dụng để điều khiển số lượng tải lớn thì thời gian tăng của tín hiệu đầu ra sẽ tăng lên. Điều này sẽ làm tăng công suất tiêu tán VI trong mỗi thiết bị được điều khiển bởi mạch đó (nhưng không phải trong chính mạch điều khiển). Nếu mức tiêu thụ điện năng đạt đến giá trị tới hạn, cần tăng độ dốc của tín hiệu đầu ra bằng cách kết nối song song các phần tử đệm hoặc chia sẻ tải để giảm tổng mức tiêu thụ điện năng.

Bây giờ hãy tóm tắt ảnh hưởng của ảnh hưởng của điện áp nguồn, điện áp đầu vào, thời gian tăng giảm của các cạnh tín hiệu đầu vào và điện dung tải đến khả năng tiêu tán điện năng. Các kết luận sau đây có thể được rút ra:

  1. Điện áp nguồn điện. Tích số CV2f của công suất tiêu tán tăng theo bình phương của điện áp nguồn. Tích số VI của công suất tiêu tán tăng xấp xỉ tỷ lệ với bình phương điện áp nguồn.
  2. Mức điện áp đầu vào. Tích VI của công suất tiêu tán tăng nếu điện áp đầu vào nằm giữa “điện thế đất (GND) cộng với điện áp ngưỡng” và “điện áp nguồn (VCC) trừ điện áp ngưỡng”. Công suất tiêu tán cao nhất xảy ra khi VIN đạt tới 0,5 VCC. Sản phẩm CV2f không bị ảnh hưởng bởi mức điện áp đầu vào.
  3. Thời gian tăng của tín hiệu đầu vào. Tích VI của sự tiêu tán công suất tăng khi thời gian tăng tăng vì dòng điện chạy qua đồng thời trên các bóng bán dẫn đầu ra được thiết lập trong thời gian dài hơn. Sản phẩm CV2f cũng không bị ảnh hưởng bởi thời gian tăng của tín hiệu đầu vào.
  4. Dung tải. Tích số CV2f của công suất tiêu tán trong mạch tăng tỷ lệ với điện dung tải. Tích số VI của công suất tiêu tán không phụ thuộc vào điện dung tải. Tuy nhiên, việc tăng điện dung tải sẽ dẫn đến tăng thời gian tăng của các cạnh của tín hiệu đầu ra, do đó sẽ dẫn đến tăng tích VI của công suất tiêu tán trong các phần tử logic được điều khiển bởi điều này. tín hiệu.

PHỐI HỢP VỚI YẾU TỐ LOGIC CỦA CÁC GIA ĐÌNH KHÁC

Có hai quy tắc cơ bản để kết hợp các thành phần của tất cả các họ khác với chip CMOS. Đầu tiên, mạch CMOS phải cung cấp các yêu cầu về dòng điện và điện áp đầu vào cần thiết cho các phần tử thuộc họ khác. Và thứ hai, và thậm chí còn quan trọng hơn, biên độ tín hiệu đầu ra của các phần tử logic thuộc họ khác phải khớp càng gần với điện áp nguồn của mạch CMOS càng tốt.

MẠCH MOSFET KÊNH P

Có một số yêu cầu phải được đáp ứng khi kết hợp mạch P-MOS và CMOS. Thứ nhất, đây là bộ nguồn có điện áp khác nhau. Hầu hết các mạch P-MOS được thiết kế để hoạt động ở điện áp từ 17 V đến 24 V, trong khi mạch CMOS được thiết kế cho điện áp tối đa 15 V. Một vấn đề khác với mạch P-MOS, không giống như CMOS, là tín hiệu biên độ đầu ra thấp hơn đáng kể so với mạch P-MOS. điện áp nguồn điện. Điện áp đầu ra của mạch P-MOS về cơ bản dao động từ điện thế dương hơn của điện áp cung cấp (VSS) đến điện thế âm hơn (VDD) vài volt. Do đó, ngay cả khi mạch P-MOS chạy từ nguồn 15 V, biên độ đầu ra của nó vẫn sẽ nhỏ hơn mức cần thiết để phù hợp với mạch CMOS. Có một số cách để giải quyết vấn đề này, tùy thuộc vào cấu hình hệ thống. Chúng ta hãy xem xét hai cách để xây dựng một hệ thống hoàn toàn trên mạch MOS và một phương pháp khi hệ thống sử dụng mạch TTLSH.

Ví dụ đầu tiên chỉ sử dụng mạch P-MOS và CMOS có điện áp nguồn nhỏ hơn 15 V (xem Hình 10). Trong cấu hình này, mạch CMOS điều khiển trực tiếp P-MOS. Tuy nhiên, mạch P-MOS không thể điều khiển CMOS trực tiếp vì điện áp đầu ra logic 0 của nó cao hơn nhiều so với điện thế 0 của hệ thống. Để “kéo” điện thế đầu ra của mạch về 0, một điện trở RPD bổ sung được đưa vào. Giá trị của nó được chọn đủ nhỏ để cung cấp hằng số thời gian RC mong muốn khi chuyển đầu ra từ “một” sang “không” và đồng thời, đủ lớn để cung cấp giá trị yêu cầu ở mức logic “một”. Phương pháp này cũng phù hợp với đầu ra P-MOS thoát nước hở.

Một lựa chọn khác trong hệ thống toàn MOS là sử dụng điện áp tham chiếu diode zener thông thường để tạo ra điện thế âm hơn để cấp nguồn cho mạch CMOS (Hình 11).

Cấu hình này sử dụng nguồn điện P-MOS 17-24 V. Điện áp tham chiếu được chọn để giảm điện áp nguồn CMOS xuống điện áp đầu ra dao động đến đỉnh tối thiểu của mạch P-MOS. Mạch CMOS vẫn có thể điều khiển trực tiếp P-MOS, nhưng hiện tại, mạch P-MOS có thể điều khiển CMOS mà không cần điện trở kéo lên. Các hạn chế khác bao gồm điện áp cung cấp của mạch CMOS, phải nhỏ hơn 15 V và yêu cầu tham chiếu phải cung cấp đủ dòng điện để cấp nguồn cho tất cả các mạch CMOS trong hệ thống. Giải pháp này khá phù hợp nếu nguồn điện của mạch P-MOS phải lớn hơn 15 V và mức tiêu thụ dòng điện của mạch CMOS đủ nhỏ để được cung cấp bởi bộ điều chỉnh tham số đơn giản.

Nếu hệ thống sử dụng mạch TTLS thì phải có ít nhất hai bộ nguồn. Trong trường hợp này, mạch CMOS có thể hoạt động từ nguồn đơn cực và điều khiển trực tiếp mạch P-MOS (Hình 12).

MẠCH MOSFE KÊNH N

Việc kết hợp CMOS với mạch N-MOS đơn giản hơn, mặc dù vẫn tồn tại một số vấn đề. Thứ nhất, mạch N-MOS yêu cầu điện áp nguồn thấp hơn, thường nằm trong khoảng 5-12 V. Điều này cho phép chúng được kết hợp trực tiếp với mạch CMOS. Thứ hai, biên độ tín hiệu đầu ra của mạch CMOS dao động từ gần như bằng 0 đến điện áp nguồn âm 1-2 V.

Ở điện áp nguồn cao hơn, mạch N-MOS và CMOS có thể hoạt động trực tiếp vì mức logic đầu ra của mạch N-MOS sẽ khác với điện áp nguồn chỉ 10-20%. Tuy nhiên, ở điện áp cung cấp thấp hơn, điện áp ở mức đơn vị logic sẽ thấp hơn 20-40%, do đó cần phải có một điện trở “kéo lên” (Hình 13).

MẠCH TTL, TTLSH

Khi kết hợp các họ này với mạch CMOS, có hai vấn đề phát sinh. Đầu tiên, liệu điện áp mức logic-1 của các họ lưỡng cực có đủ để điều khiển trực tiếp các mạch CMOS không? Các mạch TTL và TTLsh hoàn toàn có khả năng điều khiển trực tiếp các mạch CMOS dòng 74HCXX mà không cần thêm điện trở kéo lên. Tuy nhiên, chúng không có khả năng điều khiển các mạch CMOS của dòng CD4000 (K561, KR1561), vì các đặc tính của mạch sau không đảm bảo hoạt động trong trường hợp kết nối trực tiếp mà không có điện trở kéo lên.

Mạch TTL có khả năng điều khiển trực tiếp mạch CMOS trên toàn bộ phạm vi nhiệt độ hoạt động. Các mạch TTL tiêu chuẩn có khả năng điều khiển trực tiếp các mạch CMOS trên hầu hết phạm vi nhiệt độ. Tuy nhiên, càng gần đến giới hạn dưới của phạm vi nhiệt độ, điện áp mức đơn vị logic của mạch TTL càng giảm và nên sử dụng điện trở “kéo lên” (Hình 14).

Theo sự phụ thuộc của giá trị điện áp cho phép của các mức đầu vào vào điện áp nguồn cho mạch CMOS (xem hình 4), nếu điện áp đầu vào vượt quá giá trị VCC-1,5 V (tại VCC = 5 V), thì điện áp đầu ra sẽ không vượt quá 0,5 V. Phần tử CMOS tiếp theo sẽ tăng điện áp 0,5V này lên điện áp VCC hoặc GND tương ứng. Điện áp mức logic “1” cho mạch TTL tiêu chuẩn tối thiểu là 2,4 V với dòng điện đầu ra là 400 μA. Đây là trường hợp xấu nhất, vì điện áp đầu ra của mạch TTL sẽ chỉ đạt đến giá trị này ở nhiệt độ tối thiểu, mức đầu vào tối đa “0” (0,8 V), dòng rò tối đa và điện áp cung cấp tối thiểu (VCC = 4,5 V).

Trong điều kiện bình thường (25°C, VIN = 0,4 V, dòng rò danh định trong mạch CMOS và điện áp nguồn VCC = 5 V), mức logic “1” sẽ có nhiều khả năng tương ứng với VCC-2VD hoặc VCC-1,2 V. Khi chỉ riêng nhiệt độ thay đổi, điện áp đầu ra sẽ thay đổi theo sự phụ thuộc “hai lần -2 mV mỗi độ nhiệt độ” hoặc “-4 mV mỗi độ”. VCC-1.2V đủ để điều khiển trực tiếp mạch CMOS mà không cần điện trở kéo lên.

Nếu, trong những điều kiện nhất định, điện áp đầu ra của mạch TTL logic-1 có thể giảm xuống dưới VCC-1,5 V, thì phải sử dụng điện trở để điều khiển mạch CMOS.
Câu hỏi thứ hai là liệu mạch CMOS có thể cung cấp đủ dòng điện đầu ra để cung cấp điện áp đầu vào ở mức logic 0 cho mạch TTL không? Đối với logic “1” vấn đề này không tồn tại.

Đối với mạch TTL, dòng điện đầu vào đủ nhỏ để điều khiển trực tiếp hai đầu vào như vậy. Đối với mạch TTL tiêu chuẩn, dòng điện đầu vào cao hơn mười lần so với dòng điện của mạch TTL và do đó, điện áp đầu ra của mạch CMOS khi đó sẽ vượt quá giá trị tối đa cho phép của điện áp mức logic “0” (0,8 V) . Tuy nhiên, nếu bạn kiểm tra cẩn thận các thông số kỹ thuật điều khiển đầu ra của mạch CMOS, bạn sẽ nhận thấy rằng cổng NAND hai đầu vào có thể điều khiển một đầu vào TTL duy nhất, mặc dù chỉ trong những trường hợp cực đoan. Ví dụ: điện áp đầu ra ở mức logic 0 cho các thiết bị MM74C00 và MM74C02 trên toàn bộ phạm vi nhiệt độ là 0,4 V ở dòng điện 360 μA, với điện áp đầu vào là 4,0 V và điện áp cung cấp là 4,75 V. Cả hai mạch đều là thể hiện trong hình. 15.

Cả hai mạch đều có khả năng chịu tải như nhau nhưng cấu trúc của chúng khác nhau. Điều này có nghĩa là mỗi bóng bán dẫn trong số hai bóng bán dẫn phía dưới của MM74C02 có thể cung cấp dòng điện giống như hai bóng bán dẫn MM74C00 mắc nối tiếp. Hai bóng bán dẫn MM74C02 kết hợp với nhau có thể cung cấp dòng điện gấp đôi ở điện áp đầu ra nhất định. Nếu chúng ta cho phép điện áp đầu ra logic 0 tăng lên giá trị 0,8 V thì thiết bị MM74C02 sẽ có thể cung cấp dòng điện đầu ra gấp bốn lần so với 360 μA, tức là. 1,44 mA, gần bằng 1,6 mA. Trên thực tế, 1,6 mA là dòng điện đầu vào tối đa cho đầu vào TTL và hầu hết các mạch TTL hoạt động ở mức không quá 1 mA. Ngoài ra, 360 µA là dòng điện đầu ra tối thiểu cho mạch CMOS. Giá trị thực tế nằm trong khoảng 360-540 µA (tương ứng với dòng điện đầu vào của 2-3 đầu vào TTLSH). Dòng điện 360µA được chỉ định cho điện áp đầu vào 4V. Đối với điện áp đầu vào 5V, dòng điện đầu ra sẽ vào khoảng 560µA trên toàn bộ phạm vi nhiệt độ, giúp việc điều khiển đầu vào TTL trở nên dễ dàng hơn nữa. Ở nhiệt độ phòng và điện áp đầu vào là 5 V, đầu ra của mạch CMOS có thể cung cấp dòng điện 800 µA. Do đó, cổng NOR hai đầu vào sẽ cung cấp dòng điện đầu ra 1,6 mA ở 0,4 V nếu cả hai đầu vào của cổng NOR đều được cung cấp 5 V.

Từ đó, chúng ta có thể kết luận rằng cổng NOR hai đầu vào duy nhất có trong MM74C02 có thể được sử dụng để điều khiển đầu vào TTL tiêu chuẩn thay vì bộ đệm chuyên dụng. Tuy nhiên, điều này sẽ dẫn đến khả năng chống ồn giảm nhẹ trong phạm vi nhiệt độ.

Nguồn thông tin